集積回路工学 1

集積回路工学

東京工業大学

大学院理工学研究科

電子物理工学専攻

集積回路工学 2

レイアウトの作業

• トランジスタの形状と位置を決定

• トランジスタ間を結ぶ配線の経路を決定

• 製造工程の製造精度に対し、十分な余裕を持った設計

ー＞デザインルール

• チップ面積の最小化

• 遅延の最小化

• 消費電力の最小化

仕様設計

Schematic の作成/修正

Simulation

OK？

Layoutの作成/修正

DRC/LVS

OK？

LPE/Simulation

OK？

T.O.

集積回路工学 3

レイアウトと設計手法

設計時間

面積

ROMの

利用

Gate Array

Standard Cell

Full

Custom

論理回路の実現におけるレイアウトの自由度による設計時間と面積の間のTrade Off

集積回路工学 4

CMOS回路の基本構成

CMOS回路の構成

Substrate（p-）

N+ N+ P+ P+

Metal-1

Metal-2

Contact

Via-1

Via-2

・・・

N-well(n-)

Polysilicon

insulator

N-typeTransistor

P-typeTransistor

•CMOS回路は、シリコンウェーハー上でいくつもの層を積み上げて実現される。•ゲート、及びドレイン/ソースはContactで第一層（最下層）のメタルと接続され、異なる層のメタル同士はViaによって接続される。

集積回路工学 5

トランジスタの構造

G

DS

G

DS

L

W

Polysilicon

Substrate

N-diffusion

P-diffusion

N-Well

W

L

GG

S DS DB B

BB

Contact

P-type TransistorN-type Transistor

Crosssection

layout

symbol

•CMOSトランジスタのSymbolとlayoutの対応を示す。•Substrate、或いはN-Well上にそれぞれN-diffusion、P-diffusion領域を作り、それを跨ぐようにPolysiliconを置く。それに分断されたdiffusion領域がドレイン/

ソースになる。

集積回路工学 6

デザインルール

実際にLayoutをする際には、Schematicとの整合

性が取れているかどうか以外にも、プロセスごとに定められたデザインルールを守らなければならない。製造工程の製造精度に対し、十分な余裕を持った設計が求められる。デザインルールには、主に以下のようなものがある。

•Overlap

あるレイヤーが別のレイヤーを内包する最小距離。主にMetal-Via間やdiffusion-Well間などに発生す

る。•Spacing

レイヤー間の最小距離。殆ど全てのレイヤー間に発生する。

•Width

レイヤーの最小、最大幅。縦横の長さが短いほうが幅と認識される。

•Area

レイヤーの最小、最大面積。•Size

Contact、Via等はサイズが固定で決まっている。

集積回路工学 7

λルール

• プロセスルールに対し対応できる相対的な設計ルール

１λE② 最小間隔

２λE① 最小幅メタル

０．５λD⑤ ポリ・メタル最小オーバーラップ長

２λD④ ポリゲート間最小間隔

０．５λD③ ポリ・拡散層最小オーバーラップ長

２λD② 最小間隔

λ×λD① サイズコンタクト

０．５λC④ 最小ポリゲートは見出し長さ

λC③ 拡散層間最小間隔

２λC② 最小間隔

１λC① 最小幅ポリシリコン

４λB④ 外部拡散層間最小間隔

１λB③ 内部拡散層間最小間隔

２λB② 最小間隔

４λB① 最小幅P-WELL

２λA③ 異層最小間隔

１λA② 同層最小間隔

２λA① 最小幅拡散層

集積回路工学 8

インバータのレイアウト

シミュレーションによって動作後トランジスタレベルでのレイアウト設計を行う

VDD

GND

E①

E①

集積回路工学 9

インバータのレイアウト

VDD

GND

E①

E①

L

W

L

W

C④

VDD

GND

集積回路工学 10

インバータのレイアウト

VDD

GND

A Y

VDD

GND

A Y

E②

E② E②

集積回路工学 11

Deep N-Well

アナログ回路ブロック等にこの構造を使用するとNMOSから発生するノイズがDeep N-Wellでブロックされる効果がある。但し信号がGHzオーダーのRF回路な

どの場合は効果が薄くなる。またNMOSのバックゲートを制御する場合にはDeep N Wellを用いる必要がある。

集積回路工学 12

バラツキ

アナログ回路は、製造ばらつきの影響を大きく受けるため、素子特性の相対的な精度に頼った設計が行われる。この相対精度を比精度と呼ぶ。比精度もまたばらつきの影響を受ける。その為、ばらつきを考慮したレイアウトが求められる。

・抵抗，容量，トランジスタの各特性は，それぞれ絶対値で±20%程度ばらつくが，相対値は±5%に収まる。

・ばらつきは大きく分けて、大域ばらつき、局所ばらつき、レイアウト依存ばらつきの三つ

に分類することができる。

大域ばらつき・チップ製造時の温度勾配などが原因で起こるばらつき。ウエハ全体に対してなだらか

に変化する。その為、素子間の距離が遠いほど大域ばらつきの影響を受け、比精度が悪くなる。

大域ばらつき小大域ばらつき大

集積回路工学 13

バラツキ

局所ばらつきチップ製造時の雑音が原因で起こるばらつき。 正規分布に従って発生する。その為、

LW積の小さい素子ほど局所ばらつきの影響を受ける。

レイアウト依存ばらつき周囲のレイアウトに依存して特性が変動するばらつき。レイアウトが同一であれば、常

にレイアウト依存ばらつきは同じだけ影響を及ぼす。特に留意すべきものとして、ローディング効果が挙げられる。*ローディング効果とは、レイアウトパターンの疎密度が、仕上が

り幅に影響を及ぼす現象の事である。

集積回路工学 14

バラツキへの対処

上図の(a)において、M2,M3は左右にゲートがあるのに対し、M1,M4は片側にのみ

ゲートが存在する。その為、ローディング効果で比精度が悪くなってしまう。これを解消するために、(b)のように使用しないダミーのゲートを配置し、整合性をとる。

集積回路工学 15

バラツキへの対処

チップの製造時、イオン注入は右図の様に斜めから行われるため、電流の流れる方向で特性が変わる事がある。

その為、左図(a)のように、対象の軸に対して電流の流れる方向が

垂直だと、マッチングを崩す要因となる。(b)のように、対象の軸に対して平行に電流が流れるようなレイアウ

トに設計する。

斜めイオン注入

左右でオーバーラップが異なる為、特性が変わる

集積回路工学 16

配線における寄生素子

これらの、回路図には存在しないが、素子として動作するものを寄生素子と呼ぶ。寄生素子の特性はレイアウトに依存するため、それを考慮してレイアウトを作成しなければならない。回路図において、配線は無損失で遅延のまったくない理想的な配線として扱われる。しかし、実際には抵抗が存在し、配線間や対地間等に静電容量が発生する。

配線抵抗上層の配線ほど、厚膜になっており、

配線抵抗が低く抑えられている。配線層の数と厚さはプロセスによって異なる。

•例 シート抵抗0.1Ω、幅1um、電流1mA、配線長1mmの配線では、0.1V

の電圧降下となる。

集積回路工学 17

配線における寄生素子

配線間容量 配線は上下、及び隣接する配線に対して寄生容量を持つ。配線幅Wを増やすと、配線抵抗は減少する

が、対上下配線の寄生容量は増大する。

•例 比誘電率4、幅1 um、配線長1 mmのメタルと基板間距離1 umのメタル・基板間容量は35.4 fFとなる。

集積回路工学 18

トランジスタにおける寄生素子

トランジスタの寄生素子 MOSトランジスタのレイアウトに寄生する素子として、

以下のものが挙げられる。① ソース/ドレイン容量

② ゲート抵抗③ コンタクト抵抗

寄生素子を考慮してレイアウトを作成しても、寄生素子はあらゆる部分に潜んでいるため、完全に把握することは不可能。レイアウト作成後、LPE（Layout Parameter

Extractor）で寄生素子を抽出し、シミュレーションを行うことが必須となる。

トランジスタの寄生素子

①

②

③

集積回路工学 19

寄生素子への対処

左記の3つのlayoutは、電気的な接

続はまったく変わらない。だが、layoutの違いによって、寄生素子が

大きく異なっている。(a)を4つに分割したものが(b)であり、(b)のドレイン/ソース領域を共有したものが（c）である。(a)に比べ、(b)はゲートが分割され、

個々のゲート抵抗が減少している。(b)に比べ、(c)はドレインの面積が1/2、ソースの面積も3/4になっており、

寄生容量が減少している。

ゲートフィンガー構造

W

W/4

G

D DS S(c)

G

SD S

(a)

DS DSD S D S

W/4

G

(b)

集積回路工学 20

ガード

素子のすぐ近くまで、拡散層、Metal配線を囲むように配置し、

バルクに電位を与える。こうすることにより、ラッチアップを防止し、他部からの混入雑音を低減する事ができる。Nchの

ガードリングはノイズ対策にはあまり効果はない。

ガードリング

N+P+P+N+P+N+N+P+

N-well(n-)

Substrate（p-）

M1

P-type Transistor

N-type Transistor

集積回路工学 21

対称性

対称性を必要とする二本の配線が左図(a)のように接続されてい

る場合、配線長が異なるために寄生素子等の条件が異なってくる。それに対し、(b)のような配線を行うと、(a)に対して冗長ではある

ものの、マッチングを取ることができる。

ディジタルの同期回路において、各フリップフロップに分配されるクロックは遅延時間が等しくなるように、配線負荷を均一にしなければならない。

マッチング

(a) (b)

集積回路工学 22

パッケージも含めた検討

集積回路工学 23

Standard Cell方式

• 基本セル

– 高さをそろえて各種論理素子を用意

– NOT, AND, OR, NAND, NOR, EXOR

– 各種フリップフロップ

– トランジスタサイズの違い（遅延）

NANDNOT

NOR D-FF NORNANDANDNOT

NOR AND

Vdd

GND

基本セルと選択して配置し、配線を行う。

集積回路工学 24

Standard Cell の配置配線

NANDNOT

NOR D-FF NORNANDANDNOT

NOR AND

NORNANDNOT

NOR AND

GND

NOR NANDNOT

NOR AND NAND

D-FF D-FF D-FF NANDNANDNOT

Vdd

集積回路工学 25

配置･配線のレイアウトモデル

VDD

GNDセル列

VDD

GNDセル列

Poly Si層 メタル第2層メタル第1層

自動配置配線されるモジュールおよびチップ上図のような一定ピッチ間隔の格子上で配置・配線される

人手で配置配線されるセルおよびモジュール内部パターンは格子上になく、外形および端子位置が格子上に置かれる

集積回路工学 26

Standard Cell によるレイアウト

電源の配線（セルへの給電）セルの配置

集積回路工学 27

Standard Cell によるレイアウト

概略・詳細配線

集積回路工学 28

参考文献

• 参考

• http://www.analogist.co.jp/