1. what are the disadvantages of 8085? how it will be

Unit–6 INTRODUCTION TO ADVANCED MICROPROCESSOR

1 Dept: CE MALP(3330705) Prof. Chintan N. Kanani

1. What are the disadvantages of 8085? How it will be overcome by 8086? Problem of 8085

8085 એ ભલટીપરીકળન અન ડીલીઝન સોટટ કયત નથી. 8085 ભ ડીયકટરી string પરોસસસગ થઇ ળકત નથી. 8085 એ 8-bit ન પરોસસય હોલ થી ભોટી quantities ભ લધ ય સીડથી પરોસસન પરોસસી ગ કયી ળકત

નથી. એટર ક 8085 ભ 16-bit ઓયળન કયી તો ત લધ ય time consuming છ. Advantages of 8086

8086 એ ભલટીપરીકળન અન ડીલીજન ઓયળન ન સોટટ કય છ. 8086 ભ ઈર ઈનીગ અન સગભનટળનનો ઉમોગ થ મ છ. જથી આણ string પરોસસસગ કયી

ળકીએ છીએ.

ત 16-bit પરોસસય હોલ થી કોઈ ણ 16-bit operation ન સયત થી અન ઝડથી કયી ળકી છ. તથી time consume થતો નથી.

2.

Draw and Explain the Block diagram of 8086? OR

Explain in detail BIU and EU in 8086 8086 એ 16-bit પરોસસય છ.

8086 ન internal hardware એ ફ બ ગભ સડલ ઈડ કયી ળક મ છ.

1. BUS Interface Unit(BIU)

2. Execution Unit(EU)

BUS Interface Unit(BIU)

External device ન 8086 સ થ interfaceing એ BIU ની ભદદથી થ મ છ.

BIU એ address Bus ભ address send કય છ તમ યફ દ memory ભ થી instruction fetch કય છ.

અન ભભયી અથલ I/O device ભ Read અન write operation કય છ.

BIU એ address BUS ભ address ભોકરત હર જરયી computation કય છ.

In sort, Execution Unit ન Execution ભ ટ જ જરયી address અન data ની જરય ડ છ ત BIU

પરોલ ઇડ કય છ.

BIU ભ નીચ ભ જફન પકળનર મ નીટ આલર છ.

1. Prefetch queue

2. Segment Register

3. Intruction Pointer



(FIG. LOGICAL BLOCK DIAGRAM OF INTEL 8086 MICROPROCESSOR) (1) Prefetch queue

ત 6-byte ન ફનર FIFO queue છ. જ 6-byte સ ધીન Instruction ન store કયી ળક છ.

BIU એ સૌથી હર memory ભ થી Instruction ન fetch કય છ. અન prefetch queue ભ

store કય છ.

Execution Unit એ કોઈ instruction ન યન કયી ર તમ ય ફ દ Next instruction એ prefetch

queue ભ થી ભલ છ. જથી processor ન wait કયલો ડતો નથી અન પરોસસસગ speed લધ છ.

આ concept ન pipelining કહલ ભ આલ છ.

BIU એ sequence ભ ફધી instruction fetch કય છ. ણ જમ ય JMP અથલ CALL

Instruction આલ આલ તમ ય problem થ મ છ ક યણ ક આણ control ફીજી જગમ એ

transfer કયલો ડ છ. આ પરોબરભ દ ય કયલ ભ ટ જમ ય prefetch queue ભ JMP અન CALL

instruction આલ તમ ય prefetch queue ન હર empty કયી દલ ભ આલ છ અન તમ યફ દ

પયીથી new instruction fill કયલ ભ આલ છ.

(2) Segment Register

BIU ભ નીચ ભ જફન Segment Register નો સભ લળ થ મ છ.

I. Code Segment (CS) Register

II. Data Segment (DS) Register

III. Stack Segment (SS) Register

IV. Extra Segment (ES) Register

8086 પરોસસય એ total 1 MB Memory access કયી ળક છ. આ 1 MB Memory એ 64 KB ન

ન ન memory chunks ભ divide કયલ ભ આલ છ અન at a time 64 KB ન chunks ભ થી

કોઈ એક ન access કય છ. 16-bit ન Base address એ 64 KB ન કોઈ એક Segment Register



ભ store થ મ છ.

(3) Instruction Pointer

ત 16-bit ન યજીસટય છ.

Next instruction જ execute થલ ની હોમ તન offset address instruction pointer ભ store

થ મ છ.

Execution Unit

BIU જ instruction ન fetch કય છ. તન execute કયલ ન ક ભ એ execution unit કય છ.

Execution Unit જ instruction ન execute કય તમ યફ દ next ન prefetch queue ભ થી ભલ

છ

Execution Unit જમ ય કોઈ instruction ન execute કયત હોમ અન તન momory ભ થી કોઈ

data Read કયલ ની જરય ડ અથલ memory ભ કોઈ data write કયલ ની જરય ડ તો ત

BIU ન inform કય છ.

EU ની main function એ BIU ન inform કય છ ક ક થી instruction fetch કયલી, decode

કયલી અન ક થી instruction execute કયલી.

EU ન major component નીચ ભ જફ છ.

I. Control Circuit

II. instruction decoder

III. ALU

IV. General Purpose Register

V. Stack Pointers

VI. Index Register

VII. Flag Register

3. Explain in detail 8086 Register organization. 8086 એ ચ ય જનયર યઝ યજીસટય, ફ સટક ોઈનટય યજીસટય , ફ ઈનડકષ યજીસટય અન એક ફરગ

યજીસટય ધય લ છ .

જનરલ પરપજ રજીસટર

8086 એ ચ ય 16-bit ન AX,BX,CX અન DX યજીસટય ધય લ છ દયક યજીસટય ન 8-bit ન ફ યજીસટય

ભ divide કયી ળક મ છ.

દ .ત. AX ન AH અન AL ,

BX ન BH અન BL,

CX ન CH અન CL,

DX ન DH અન DL ભ divide કયી ળક મ છ.

જભ AH એ હ મય ફ ઈટ ધય લ છ અન AL રોઅય ફ ઈટ ધય લ છ.BH એ હ મય ફ ઈટ અન BL

રોઅય ફ ઈટ ધય લ છ.CH એ હ મય અન CL એ રોઅય ફ ઈટ અન DH એ હ મય અન DL એ રોઅય

ફ ઈટ ધય લ છ.

AX એ 8086 ભ accumalator તયીક use થ મ છ .

CX એ counter અથલ count Register તયીક use થ મ છ.

BX એ Base register તયીક use થ મ છ.

Stack Pointer

8086 ભ stack pointer register એ 16-bit ન ફનર હોમ છ જનો ઉમોગ offset address ન top



of the stack ભ સટોય કયલ ભ ટ થ મ છ.

નીચની આકસતભ stack segment દળ ટલર છ.

8086 ભ 16-bit ન Index register આલર હોમ છ જભ SI એટર ક source index અન DI એટર

ક Destination index યજીસટય નો સભ લળ થ મ છ.

ત જનયર યજ યજીસટય તયીક ણ લ યી ળક મ છ અથલ તો ત array ભ index value નો track

ય ખલ ભ ઉમોગી થ મ છ.

SI અન DI નો ઉમોગી string instruction ભ ણ થ મ છ.

Flag Register

8086 ભ flag register એ 16-bit ન ફનર હોમ છ.અન તભ 9-flag આલર હોમ છ.

એયીથભટીક અન રોજીકર ઇનસટરકળન ન Execution યથી conditional flag set અન reset થ મ

છ. ત branch instruction ભ condition તયીક ખ ફ ઉમોગી થ મ છ તથ ત flow control ભ



ણ ઉમોગી થ મ છ.

આકસતભ દળ ટવમ પરભ ણ 8086 ન flag register ન રોઅય ફ ઈટ એ 8085 ન flag register જલ

જ છ.

8085 ન flagregister એ 8-bit ય ક મટ કયત હત જમ ય 8086 ન flag register એ 16-bit ય ક મટ

કય છ. જભ carry flag(CF), યીટી ફરગ (PF), ઓકઝીરયી કયી ફરગ (AF), સઝયો ફરગ (ZF) અન

સ ઇન ફરગ (SF) નો સભ લળ થ મ છ.

OF એ ઓલયપરો ફરગ તયીક ઓખ મ છ.

TF એ Trap flag તયીક ઓખ મ છ જનો ઉમોગ સડફગીગ ટ લસ દવ ય જમ ય આન પરોગર ભ

સડફગ કયત હોમ તમ ય સસગર સટ ભ થ મ છ.

If એ Interrupt flag તયીક ઓખ મ છ. જ 8086 ન Interrupt ન enable or disable કયલ ભ ટ

ઉમોગી છ.

DF એ Direction flag તયીક ઓખ મ છ. જનો ઉમોગ string operation ભ થ મ છ.

4. Explain in detail concept of Instruction pipelining in 8086.

Fetch decode execute

આકસતભ દળ ટવમ પરભ ણ જમ ય પરથભ intruction આલ તમ ય memory ભ fetch થ મ છ તમ યફ દ

ત decode થ મ છ.

જમ ય પરથભ intruction એ decoding phase ભ હોમ છ તમ ય ફીજી instruction એ memory ભ

fetch થતી હોમ છ. જમ ય પરથભ instruction એ execution phase ભ enter થ મ તમ ય ફીજી intruction એ decoding

phase ભ જામ છ અન તરીજી instruction એ memory ભ થી fetch કયતી હોમ છ આ concept ન

pipelining કહલ ભ આલ છ.

pipelining ની ભદદથી આણ performance ન improve કયી ળકીએ છીએ.

Clock Phase

T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12

Fetch I1 I2 I3 I4

Decode I1 I2 I3 I4

Execute I1 I2 I3 I4

fetch decode execute

fetch decode execute



Clock Phase

T1 T2 T3 T4 T5 T6

Fetch I1 I2 I3 I4

Decode I1 I2 I3 I4

Execute I1 I2 I3 I4

આકસતભ ચ ય intruction sequencial manner ભ દળ ટલર છ.

પરથભ આકસતભ દળ ટવમ પરભ ણ પરથભ intruction ન execute થલ ભ ટ તરણ કર ક સ ઈકરની

જરય ડ છ.(અહી આણ assume કયીએ છીએ ક દયક phase ભ ટ 1 clock cycle) ફીજી

intruction ન ણ તરણ clock cycle ની જરય ડ છ. એની જ યીત તરીજી અન ચોથી intruction ન

ણ તરણ-તરણ clock cycle ની જરય ડ છ. આભ ક ર 12 clock cycle ની જરય ડ છ.

5. Explain in detail segmentation in 8086. .

. . 20500h 0000h 20501h 0001h 20502h 0002h 20503h 0003h

8086 ભ physical address એ 20-bit ન હોમ છ ણ 8086 ભ એક ણ યજીસટય 20-bit ન નથી

ભ ટ 20-bit ન physical address ન divide કયલ ડ છ.

આ physical address ન આણ ફ બ ગભ divide કયી ળકીએ છીએ

1. Segment Base

2. Offset

જ seg:offset તયીક ણ ઓખ મ છ. દ .ત. :- 20-bit address – 20502h ન નીચ ભ જફ represent કયી ળક મ છ. 2050:0002h

જભ 2050h એ segment base છ અન 0002h એ offset છ. જભ 16-bit segment base એ કોઈ એક segment register store કય છ.અન offset એ કોઈ

ફીજા register ભ store થ મ છ.



6. Explain in detail minimum mode if 8086.

Pins Meaning and function

VCC,GND VCC નો ઉમોગ power source ન પરોસસય સ થ conncet કયલ ભ ટ થ મ છ. GND નો ઉમોગ ગર ઉનડ કયલ ભ ટ થ મ છ.

CLK ત કરોક input છ. MN | MX ત 8086 ભ ઓયટી ગ ભોડ નકકી કય છ જો તની value 1 હોમ તો ભીનીભભ

ભોડ અન જો value 0 હોમ તો maximum ભોડ.

ભલટીપરકષડ address / data bus છ જો ALE ની value 1 હોમ તો ત address

bus અન જો 0 હોમ તો data bus તયીક ક ભ કય છ.

ALE ની value 1 હોમ તમ ય upper 4-bit of 20-bit address ન આ ીન લડ

represent કયી ળક મ છ.



ALE

અડર સ રચ ઇનફર તયીક ઓખ મ છ.

જો તની value high હોમ એટર ક 1 હોમ તો multiplexed

address/data bus એ address bus તયીક ક ભ કય છ અન જો ALE

ની value low હોમ એટર ક 0 હોમ તો ત data bus તયીક ક ભ કય છ.

આ સટટસ ર ઈન છ. જ upper 4-address bit સ થ multiplexed થ મ છ. જભ always 0 હોમ છ. એ interrupt flag ન

status આ છ. એ segment register ન status આ છ.

BHE | BHE એટર bus high enable

M | IO તન memory/IO ીન કહલ ભ આલ છ તની value જમ ય 1 હોમ તમ ય

પરોસસય memory સ થ deal કય છ

RD | WR Read and write control signal

જમ ય RD=0 હોમ તમ ય પરોસસય Memory | IO device ભ થી read કય છ.

જમ ય WR=0 હોમ તમ ય પરોસસય memory અથલ I/O device ભ

write કય છ. DEN Data Enable Pin

Read operation દયસભમ ન તની value low હોમ છ.

DT | R Data Transmit | Receive

DT | R=1 એટર processor data transmit કયળ.

DT | R=1 એટર processor data receive કયળ.

NMI,INTR,INTA NMI અન INTR એ interrupt pin છ. જમ ય INTA એ interrupt

acknowledgement છ.

HOLD, HLDA HOLD એ DMA(Direct memory access) controller ન 8086 સ થ

interface ભ ટ use થ મ છ. જમ ય HLDA એ HOLD Acknowledgement

છ. RESET જમ ય RESET=0 હોમ તમ ય processor Reset થ મ છ.

READY External operation ભ ટન slower device સ થ પરોસસય ન Synchronize

થલ ન કહ છ.

TEST એ WAIT intruction ન execution દયસભમ ન યન થ મ છ. જ external

hardware સ થ synchronize કયલ ભ ઉમોગી છ.



7. Explain in detail 8086 maximum mode.

Pins Meaning and function

Requist/Grant pin એક system ભ જમ ય એક કયત લધ ય processsor

હોમ અન ફીજ processor system નો control ભલલ ભ ગતો હોમ તો આ

pin થી ભલી ળક છ.



આ સટટસ સસગનર છ.

8088 જલ external bus controller સ થ 8086 ન connect કયલ

ભ ટ લય મ છ. ત queue status સસગનર છ.

8086 ન maximum mode ભ યહર input queue ન status આ

છ. LOCK ફીજા કોઈ પરોસસય ન system નો control ન આલો હોમ તો આ ીન use

કયલ ભ આલ છ. VCC,GND VCC નો ઉમોગ power source નો પરોસસય સ થ connect કયલ ભ ટ થ મ

છ . GND નો ઉમોગ ગર ઉનડ કયલ ભ ટ થ મ છ.

CLK ત કરોક input છ.

MN /MX ત 8086 ભ ઓયટી ગ ભોડ નકકી કય છ જો તની value 1 હોમ તો ભીનીભભ

ભોડ અન જો તની value 0 હોમ તો maximum ભોડ.

ભલટીપરકષડ address / data bus છ જો ALE ની value 1 હોમ તો ત address

bus અન જો 0 હોમ તો data bus તયીક ક ભ કય છ.

ALE ની value 1 હોમ તમ ય upper 4-bit of 20-bit address ન આ ીન લડ

represent કયી ળક મ છ.

આ સટટસ ર ઈન છ. જ upper 4-address bit સ થ multiplexed થ મ છ. જભ always 0 હોમ છ. એ interrupt flag ન

status આ છ. એ segment register ન status આ છ.

BHE / BHE એટર bus high enable

NMI,INTR, INTA NMI અન INTR એ interrupt pin છ. જમ ય INTA એ interrupt

acknowledgement છ.

RESET જમ ય RESET=0 હોમ તમ ય processor Reset થ મ છ.

READY External operation ભ ટન slower device સ થ પરોસસય ન Synchronize

થલ ન કહ છ.

TEST એ WAIT intruction ન execution દયસભમ ન યન થ મ છ. જ external

hardware સ થ synchronize કયલ ભ ઉમોગી છ.

8. Give the difference between 8086 minimum mode & maximum mode.

Minimum mode Maximum mode

1. Minimum mode એ સસગર પરોસસય

system ભ ટ design કય છ.

maximum mode એ multiprocessor system ભ ટ design કયર છ.

2. minimum mode ભ control signal

directly generate થ મ છ.

maximum mode ભ પકત status signal

generate થ મ છ.

3. minimum mode ભ system simple હોમ છ.

maximum mode ભ system complex હોમ

છ.

1. what are the disadvantages of 8085? how it will be

Documents