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Architecturedesordinateurs

Séance6:couchejeud’instructions/InstructionSetArchitecture(ISA)

Architecturedesordinateurs LorandelJordane,MCF,ETIS-ENSEA-UCPL2Info– UniversitédeCergy-Pontoise

Programme

LorandelJordane,MCF,ETIS-ENSEA-UCPL2Info– UniversitédeCergy-Pontoise

Leschoixd’organisationduchemindedonnéesformentcequel’onappellelamicroarchitectureduprocesseur:• LeCdD disposede2ou3bus• Lenombrederegistres• L’architecturedisposed’unpipeline• Elleestsuperscalaire• Soncontrôleestmicroprogrammé oucâblé• …

Lecontrôledel’exécutiond’uneinstructionsefaitparuneséquencedecommandesappelées

-micro-commandes-oumicro-instructions

Notiondemicroarchitecture

L2Info– UniversitédeCergy-Pontoise LorandelJordane,MCF,ETIS-ENSEA-UCP

• RôleetpropriétésdelacoucheISA• Organisationmémoire• Lesregistresdel’architecture• Typeettailledesopérandes• Formatdesinstructions

LacoucheISA

RôleetpropriétésdelacoucheISA

LorandelJordane,MCF,ETIS-ENSEA-UCPArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise

RôledelacoucheISA

CaractéristiquesdelacoucheISA

qInstruction-SetArchitecture(architecturedejeud’instructions)• Spécificationexterneduprocesseurvueparleprogrammeur

qCaractéristiquesdelacoucheISA1. Jeud’instruction2. Modèled’organisationdelamémoire3. Lesregistres4. Donnéesmanipulées5. Modesd’adressage

CoucheISA

qCequiNEfaitPASpartiedelacoucheISA• Savoirsilamicro-architecture

-estmicrogrammable oucâblée-disposed’unpipeline-sielleestsuperscalaire-…

LacoucheISAn’apasdevisionsurl’implémentationdesinstructions

1. Jeud’instructions

Lejeud’instructions

qUneinstructiondésigneunordre(minimal)donnéauprocesseur

qUneinstructionestdécoupéeenchamps• Uncodeopération(CODEOP)• desinformationssurlalocalisationdesdonnéessourcesetdestinations

qLatechniqueassociéeàlalocalisationdesopérandess’appellel’adressageoumoded’adressage

qCodeOPsurmbits=addition,multiplication,rangement

q2m instructions=jeud'instructionduprocesseur

CODEOP Désignationdesopérandes

Différentstypesd’instructions

qDéplacementdesdonnéesentremémoireetregistres• LOAD,STOREouMOV

qRecopiedesdonnéesentreregistres• MOV

qTraitementdesdonnées• ADD,AND,CMP,SUB,etc.

qInstructionsdebranchementconditionnelounon• JZ,JNE,JMP

qAppelsdesous-programmes• CALL,RET

qInstructionssystèmes• HALT,IRQ

2. Organisationdelamémoire

a) Hiérarchiemémoire

Modèled’organisationmémoire

Découpagedelamémoireen

fonctiondutempsd’accès

b) Tempsd’accèsmémoire• Siletempsd’accèsàlamémoiresecondairereprésente1000cyclesprocesseur

• Leprocesseurdoitêtregelépendant1000cycles=>impossible• Répartitiondesdonnéesdanslahiérarchieetcohérencemémoire

• Miseenattenteet/ouanticipationdesinstructionsd’accèsmémoire

• Notiondecachepourlesdonnéeslesplussouventutilisées

• Lesmotsmémoiressontaujourd’huimultiplesdel’octet• Lesadressesdesmotssontalignéesenmémoire• Onnepeuttransférerquedesmotsalignés• Latailled’unmotcorrespondgénéralementàl’architectureduprocesseur(pastoujours)• Aujourd’huionappellegénéralementmot,unensemblede32bits(4octets)

q Retoursurleprotocolederangement• Big Endian

-Motorola6800,Sparc

• Little Endian-Intel,AMD

• Lesdeuxmodes-PowerPC,MIPS

Protocolederangement

0x12345678

0x78563412

L’instruction BSWAP reg du x86, inverse l’ordre desoctets du registre reg de big endian à little endian

• Historiquementlesmotsmémoiresétaientdesmotsde8bits(1octet)

• Pourmaintenirlacomptabilitédeslogiciels,etducodeASCII,lematérielmanipulantdesmotsde32bitsestobligéd’émulerdesmotsde8bits

• Les2bitsdepoidsfaibledubusd’adressen’existentenfaittoutsimplementpas!

• Lesfilsdubusd’adressevontde31à2!

Alignementdesmotsmémoires

q Exempleprocesseurmanipulantdesdonnéessur32-bits(4octets)

• Sileprocesseursouhaitelireàl’adresse0x0001,ilnepeutlirequ’àpartird’adressesquisontdesmultiplesde4

• Illiradonc4octetsàpartirdel’adresse0x0000puisdevraeffectuerundécalage,effectuerunenouvellelecturede4octetsetneconserverqu’1octet.LerésultatseraleOUdesdeuxvariablesstockéesdansdesregistrestemporaires.

• Lesaccèsmémoiresdontles2bitsd’adressedepoidsfaiblesnesontpasnuls(nonmultiplede4)sontdits« outofalignment »

• Dansleprocesseur,unflagdansleregistred’étatestprésentpourdétectercetyped’exception

c=chari=ints=short

q Exempleprocesseurmanipulantdesdonnéessur32-bits(4octets)

• Danscetteconfiguration,leprocesseurpeutaccéderdirectementenunelectureàchaquevariableenmémoire.

• Conséquence:-Lorsquel’onditincrémenterlePC,l’opérationn’estpasPC+1maisPC+4-Onpeutaussisupprimerdeuxbitsd’adresses(poidsfaibles)etadresserdeplusgrossesmémoires

q Accèsalignés– nonalignés

q EvolutionchezIntel

Evolutiondesprocesseurs

•8086 (16 bits)•80286 (16 bits)•80386 (32 bits)•80486 (32 bits, cache de 8K)•Pentium (Double pipeline)•Pentium pro (cache mémoire à deuxniveaux 8Ko+256Ko)•Pentium II + Celeron + Xeon (MMX)

Mémoireadressable1Mo(16bits)16Mo(24bits+MMU)4Go(232)4Go4Go4Go

197819821985198919931995

Compatibilitéascendante

q Processeur32-bits• Busd’adressesde32bits=Espaced’adressagede232 =4Go

• Théoriquement,lamémoiredisponiblephysiquementestde4Go

• Ilexistedestechniquesconsistantàfairecroireauprocesseurqu’ilpossèdeplusdemémoire(mémoirevirtuelle)

• Lesréférencesàlamémoiresefontavecl’adressephysiquedesdonnées

Espaced’adressage

q L’OSsechargedetransférerleprogrammeissududisquedurdanslamémoireRAM

q Ils’assurequ’ilasuffisammentdeplacepours’exécuter

q L’emplacementd’unprogrammedanslaRAMpeutchangerd’uneexécutionàl’autre

Espaced’adressage8M

ProgrammeA

ProgrammeB

q Lorsdulancementd’unprogramme,l’OSréserveunespaced’adressagevirtuel• Cetespaceaunetaillevariabledéterminéelorsdel’étapedecompilation

qTouteréférenceàlamémoireestfaiteparrapportàcetespaced’adressagevirtuel

qLamémoirephysiquehébergetouslesespacesvirtuels

qL’unitéMMU(MemoryManagementUnit)permetdetraduirelesadressesvirtuellesenadressesphysiques

Mémoirevirtuelle

ProgrammeA

ProgrammeB

Adressesphysiques Adressesvirtuelles

adressesvirtuelles

adressesphysiques

Problème:Quefairelorsquel’ondisposedeplusieurscentainesdeprogrammesayantbesoind’êtreexécutésenmémoireetdépassantles

capacitésdestockagedelamémoire?

q Idéegénérale:• Nestockerdanslamémoirequelesprogrammes‘’utiles’’àun

instantdonnéq Solutionsgénéralementproposées• Pagination• Segmentation• Segmentationpaginée

Pagination/segmentation

q L’espaced'adressagedechaqueprogrammeestpartagéenblocsdetaillefixe(4KO-16KO)

q Seuleslespagesutiliséessontstockéesdanslamémoire(leresteeststockésurledisquedur)

q Lesadressesphysiquessontstockéesdansunepagetable.

Principedelapagination

OSpagetableDD

q Uneadressevirtuelleestcomposéededeuxparties:• Unnumérodepage• Undéplacementdanslapage

Principedelapagination

pageExemple:Largeurdesadresses=32bitsTailledespages=4KBTailledelamémoire=64MB

q Cecipermetdetravailleravecunespaced’adressageplusgrand(232)aulieude226(physiquement)

Numéro de page Déplacement

31 12 11 0

Déplacement11 0

Adressesvirtuelles

Adressesphysiques

q Une adresse virtuelle peut donc référencer soit à une page en mémoire(page hit) soit une page sur le disque dur (page miss)

q Si la page se trouve sur le disque dur, la MMU génère une interruption(page fault) et une procédure se charge de transférer les données enmémoire (pénalités temporelles, pendant de nombreux cycles d’horloge)

q Latailledespagesestunparamètretrèsimportant• Sitroppetite->augmentationdespagesmisses• Si trop grand -> augmentation de la pénalité associée au transfert de

données

Pagination:défautdepages

q Lorsqu’unenouvellepageesttransféréedudisqueàlamémoire,ilpeutêtrenécessairedetransférerunepagedelamémoireversledisque(swap)

q Lecoûtd’untransfertesttrèsélevé(entermesdecycles)

q Ilexistedesalgorithmesefficacespermettantdechoisirunepagepourêtrere-transférersurledisque

• LRU(LeastRecently Used)->remplacementdelapagelamoinsrécente

• LFU(LeastFrequenlty Used)->remplacementdelapagelamoinsfréquemmentaccédée

Paginationremplacement

q Lasegmentationestassezprochedelapaginationq Ladifférenceestquelessegmentssontdesblocsdemémoiredetaille

variable(parexempleuneprocédure,unestructurededonnéesdansunprogramme)

q L’adressephysiquecorrespondantaudébutdechaquesegmenteststockéedansuntableaudesegments(segmenttable)

Principedesegmentation

OSsegmenttableDD

segment

Espaced'adressage

q LataillevariabledessegmentscompliqueletravaildelaMMU

Segmentation:Miseenœuvre

Exemple:Largeurdesadresses=32bitsTailledessegments=?Tailledelamémoire=64MB

Numéro de segment Déplacement

31 ?? ?? 0

DéplacementTVALID BI

SEGMENT TABLE

Lasegmentationestintéressantemaissoncontrôleesttropcompliqué.

q Lasegmentationpaginéecombinelesdeuxapproches

q Chaquesegmentestpartagéenpagesq Chaqueadressea3composants:

• Unnumérodesegment• Unnumérodepage• Undéplacement

Segmentationpaginée

Espaced'adressage

OSSegmentTable

PageTablePageTablePageTable

Segmentationpaginée:Miseenœuvre

PAGE TABLE

Numéro de segment

Segment table address register

Numéro de page Déplacement

Base DéplacementVALID BIT

SEGMENT TABLE

Largeurdebus

q Latailledubusdedonnéesauneimportanceprimordiale:• siparexemple,lebusdedonnéesestde8bitsetlesregistresduprocesseurontune

largeurde16bits,ilfaudradeuxcyclesd'horlogepouraccéderauxdonnées• C’estlecasdu8088(processeur16bitsavecunbusdedonnéesexternesde8bits)

q Lesbusd’adressesetdedonnéespeuventêtrepartagés(multiplexés).Danscecas,laperteenperformancesestconsidérable

qUnbusdédiéaugmentelaperformancedusystème

q Lalargeurdubusd’adressedéterminelacapacitémaximaledusystèmedemémoire

Largeurdebus

q Exempledu8086

16bits 20bits

UE:fonctionsarithmétiquesetlogiquessur16bits

UIB:Unitéd’interfacedebusavecl’extérieurduCPU(notammentlamémoire)

Mémoirephysiqued’1Mo

Largeurdebus

Processeur Bus Horloge adressage Mémoirevirtuelle

8086 16 bits 5 à10MHz 1Mo

3. Lesregistresdel’architecture

q Lesregistres• LesregistresdelacouchemicroarchitecturenesontpastousvisiblesdepuislacoucheISA

• Onpeutdepluslesclasseren2catégories-Registresspécialisés:

.PC,RI…-Registred’état

-Registresgénéraux:-R0,R1,R2,…

Lesregistres

N Z V C

• Laclassificationdesarchitecturesestbaséesurlejeud’instructions.1. Architectureàpile

Ø Lesopérandessontsurlehautdelapile2. Architectureàaccumulation

Ø Uneopérandeestdansl’accumulateur3. Architectureàregistres

3.1.Architecturesregistres– mémoireUneopérandepeutêtreenmémoire

3.2.Architecturesàchargement– rangementTouteslesopérandessontdansdesregistres(exceptépourleload/store)

Classificationdesarchitectures

4classesd’architectures

Classificationsuivantlesopérandes

q Lesarchitecturespeuventaussiêtreclasséesenfonctiondunombred’opérandes

q D’autresclassificationspeuventsefairesuivantletypedesopérandes#ofMemoryOperands

#ofOperands TypeofArchitecture Examples

0 3 Register-register Alpha,ARM,MIPS,PowerPC,Sparc

1 2 Register-memory Intel80x86,Motorola68000,TIC54x

2 2 Memory-memory VAX

3 3 Memory-memory VAX

Classificationsuivantlesopérandes

q LaplupartdesmachinesanciennesutilisaientdesarchitectureàpileouàAcc.

q Depuislesannées1980,pratiquementtoutesontunearchitectureàChargement/Rangement.

q Deuxraisons:• Lesregistressontplusrapidesquelamémoire• Lecompilateurpeututiliserl’architectureplusfacilementet

efficacement(générationdecodesimple,instructiondelongeurufixe…)

• Réductiondutraficmémoire

4. Typesdedonnées

• Nousavonsdéjàvuquelareprésentationbinaireétaitàlabasedelareprésentationdedifférentstypesdedonnées:

-Donnéesnumériques:entiers(signésounon)ouréels-Donnéesnon-numériques:ASCII(7bits),UNICODE(16bits)-Valeursbooléennes-Adresses(entiers)

• Ilexistedesinstructionsdédiéesàchacundecestypesdedonnées

Typesdedonnées

(64bits)

(32bits)

5. Formatdesinstructions

q Nombred’instructions• Unjeud’instructionssimplepeutcontenirunecentaine

d’instruction• Unjeud’instructionscomplexepeutcontenirplusd’une

centained’instructions

• Premièredéfinitiond’unjeud’instructionRISC/CISC

Formatdesinstructions

q Formatgénérald’uneinstruction• Uneinstructiondésigneunordre(minimal)donnéauprocesseur.• Uneinstructionestdécoupéeenchamps :-uncodeopération(OpCode ouCodeOp)-desinformationscomplémentairessurl’emplacementdesdonnéessourcesetdeladestination

q Formatgénérald’uneinstruction• CodeOp surmbits=addition,multiplication,rangement,…

->2m instructions=lejeud’instructionsduprocesseur

• Ladésignationindiquelalocalisationdesopérandes->Latechniqueassociéeàlalocalisationdesopérandesd’uneinstructions’appelle lemoded’adressage(CoursdeL3)

• Lesmodesd’adressagespécifientoùtrouverlesdonnéesàmanipuler

• Ladésignationdépenddel’endroitoùsetrouvelesdonnées:

-dansl’instructionelle-même-dansunregistre-danslamémoire

q Formatdechaquechampdel’instruction1. FormatduCodeopératoire2. Désignationdesopérandes(moded’adressage)

q Différentstypesd’instructions• Dedéplacementdedonnéesentremémoireetregistres:

LOAD,STORE• Derecopiededonnéesentreregistres:MOVE• Detraitementsdedonnées:ADD,AND,CMP,…• D’organisationdufluxd’exécution:branchementousaut

conditionnel(BEQ)ounon(JMP)• Lesappelsdesous-programmes:CALL,RET• Lesinstructionssystème:HALT,IRQ

q Formatdechaquechampdel’instruction1. FormatduCodeopératoire2. Désignationdesopérandes(moded’adressage)

Désignationdel’opérande

qDésignationdesopérandes:

• Lesmodesd’adressagespécifientoùchercherlesdonnéesàmanipuler• Ladésignationdépenddel’endroitoùsetrouveladonnée

-Dansl’instructionelle-même:immédiat-Dansunregistre-Danslamémoire

qDésignationdel’opérande• Définition:Immédiat

-Un immédiat est une valeur numérique donnée directementen décimal ou hexadécimal contrairement à un adressage depositionnement de valeur.-La valeur est directement donnée dans l’instruction

qExemples

ReducedcodesizeinRISCs

InstructionscomplexesCISCs

q Les10instructionssimplesdu80x86représentent96%desexécutions

Averageof5SPECint92programs

5. Unexempledejeud’instructions:leMIPSR3000

MIPSR3000

qRappel:lechemindedonnées

MIPSR3000

• RISC,architectureàchargement/rangement• Instructions32-bits,formatfixe• 32registresgénéraux64-bitsR0-R31• 32registresflottants64-bitsF0-F31

MIPSR3000

qJeud’instructiondel’assembleur1. Instructionsutilisantdesdonnéesimmédiates2. Instructionsregistres/registres3. Adressagemémoireenmodeindirect(leseulsupporté)4. Branchementsconditionnelsetsauts5. Instructionsprivilégiéesetsystèmes

MIPSR3000

qDatasheet1. Donnéesimmédiates2. Registres/registres3. Adressagemémoireindirect4. Branchements5. Système

MIPSR3000

q8typesdemanipulationsd’opérandes1. Opérationsansopérande: op2. Opérationavecunregistre: op$r13. Opérationavecdeuxregistres: op$r1,$r24. Opérationavectroisregistres: op$r1,$r2,$r35. Opérationavecunimmédiat: opimm6. Opérationavecunregistreetunimdt : op$rimm7. Opérationavec2registresetunimdt : op$r1$r2imm8. Opérationd’adressagemémoire: op$r1m($r2)

MIPSR3000

qDel’instructionassembleuràl’instructionmachine1.L’assembleurtraduitlecodeasciiassembleurencodebinaire2.Cecodebinairecorrespondàuneinstructiondujeud’instructionmachineduprocesseurvisé

3.Cetteinstructionmachineestdécodée-Pourdéterminerleformatdel’instruction-Pourdéterminerlaséquencedemicro-commandes nécessaireàl’exécutiondel’instruction

CdD simplifiéd’unprocesseurMIPS

MIPSR3000

ALUctr

32busB

Rw Ra Rb32 32-bitRegisters

RdRegDst

Extender

3216imm16

ALUSrcExtOp

MemtoReg

Data InWrEn32 Adr

DataMemory

Instruction<31:0>

<21:25>

<16:20>

<11:15>

<0:15>

Imm16RdRtRs

PC Ext

InstMemory

Résumé

ArchitecturedesordinateursL2Info– UniversitédeCergy-Pontoise LorandelJordane,MCF,ETIS-ENSEA-UCP

Leparcours‘Architecture’

qQuelquesquestionsàseposer

Lesnotionsquevousdevezêtrecapablededéfinir:- LoideMoore- PLA- Chemindedonnées- Registred’instruction- PC(CO)- Micro-instruction- Instruction

Cycled’exécutionmachineBusProcesseurHiérarchiemémoireAlignementmémoire

Langagemachine- jeud’instructionLangaged’assemblage

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