pendahuluan dan dasar-dasar vhdl -...
Post on 19-Apr-2019
219 Views
Preview:
TRANSCRIPT
Instruktur : Ferry Wahyu Wibowo, S.Si., M.Cs.
PENDAHULUAN
dan
DASAR-DASAR VHDL
KESEPAKATAN PERKULIAHAN
Referensi
Basic Principles of Digital Systems
Logic Functions and Gates
Boolean Algebra and Boolean Logic
Introduction to PLDs and MaxPlus II
Combinational Logic Functions
Digital Arithmatics and Arithmatics circuit
Introduction to Sequential Logic
Introduction to Programmable Logic Architecture
Counters and Shift Registers
State Machine Design
Referensi
Logic Gate Circuitry
Interfacing Analog and Digital Circuit
Memory Devices and Systems
Altera User Guide
VHDL Language Reference
Manufacturer’s Data Sheet
Handling Precation’s for CMOS
EPROM Data for A Digital Function Generator
Answer Problems
Software
MaxPlus II 10.0
PROSES PERANCANGAN
TEKNIK DIGITAL
7
8
Design conception
VHDLSchematic capture
DESIGN ENTRY
Design correct?
Functional simulation
No
Yes
No
Synthesis
Physical design
Chip configuration
Timing requirements met?
Timing simulation
DASAR-DASAR VHDL
Pendahuluan VHDL
VHDL?
Very High Speed Integrated Circuit (VHSIC)
Hardware
Description
Language
VHDL: bahasa formal untuk menentukan watak dan struktur
rangkaian digital.
Catatan: ada bahasa deskripsi perangkat keras lain, yaitu Verilog.
Konvensi dasar VHDL VHDL adalah case insensitive
Penamaan dan pelabelan
Semua nama harus mulai dengan huruf
Harus terdiri hanya karakter alfanumerik, dan garis bawah;
Karakter lain tidak diperbolehkan
Tidak boleh terdiri dari dua garis bawah
Tidak boleh diakhiri dengan garis bawah
Semua nama dan label dari entity dan architecture harus
unik
Konvensi dasar VHDL (lanjut)
Bahasa format bebas
Mengijinkan spasi
Komen dimulai dengan “--”
Gunakan satu file untuk entity
Nama file dan nama entity harus sesuai
Rangkaian logik VHDL
Deskripsi VHDL terdiri dari dua bagian
Pernyataan Entity
Pernyataan Architecture
Entity
Mendeskripsikan antarmuka (masukan dan keluaran)
Architecture
Mendeskripsikan implementasi rangkaian
Pernyataan Entity
Kata kunci: Entity
Memerlukan nama
Menentukan masukan dan keluaran port
Port mempunyai
Nama
Mode
Tipe Data
Port: Mode
IN
Mengendalikan
masukan
Dapat dibaca
OUT
Mengendalikan
keluaran
Tidak dapat dibaca
INOUT
Mengendalikan
masukan dan
keluaran
Dapat dibaca
BUFFER
Mengendalikan ke
dalam
Dapat dibaca
Pernyataan Architecture
Kata kunci: Architecture
Memerlukan nama
Model biasanya dipilih sebagai nama
Referensi nama dalam entity
Menentukan fungsionalitas entity
Menggunakan satu dari beberapa tipe implementasi
Architecture terkait dengan entity
Dapat berupa banyak untuk satu entity, tetapi hanya satu
yang diperlukan.
Pernyataan Architecture Model architecture VHDL
Functional Fungsi Logik
Behavioral Informasi pewaktuan
Structural Komponen dan penyambungan
Physical Menentukan informasi package
Setiap model dapat digunakan untuk mendeskripsikan
fungsionalitas rangkaian logik.
Model tidak saling eksklusif.
VHDL: Signals
Dapat berupa wire atau bus (gabungan wire)
Wire SIGNAL a: STD_LOGIC;
Bus (8 wires) SIGNAL b8: STD_LOGIC_VECTOR(7 DOWNTO 0);
Bus (16 wires) SIGNAL b16: STD_LOGIC_VECTOR(15 DOWNTO 0);
Dapat digunakan untuk menghubungkan entity
Digunakan dalam model architecture struktural
f
x3
x1
x2
Contoh VHDL
Entity
Architecture ENTITY contoh IS
PORT ( x1, x2, x3 : IN BIT ;
f : OUT BIT ) ;
END contoh ;
mode
data type
name
ARCHITECTURE LogicFunc OF contoh IS
BEGIN
f <= (x1 AND x2) OR (NOT x2 AND x3) ;
END LogicFunc ;
Architecture name Entity name
Boolean expression
Sekian hari ini
top related