timing diagram - tu clausthaltechsdram timing diagram rev. 1.4/jan. 02 tmrd dqm t0 t1 t2 t3 t4 t5 t6...
Post on 17-May-2020
1 Views
Preview:
TRANSCRIPT
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
Timing Diagram
1 AC Parameters for READ Timing2. AC Parameters for WRITE Timing3. Mode Register Set Cycle4. Power on Sequence and Auto Refresh5. CS Function (Only CS Signal needs to be asserted at minimum rate)6. CKE Timing for Power Down Mode7. Self-Refresh Entry and Exit8. CKE Timing for Clock Suspend during Burst READ (BL=4, CL=2)9. CKE Timing for Clock Suspend during Burst READ (BL=4, CL=3)10. CKE Timing for Clock Suspend during Burst WRITE (BL=4)11. Random Column Read (Page with same bank, BL=4, CL=2)12. Random Column Read (Page with same bank, BL=4, CL=3)13. Random Column Write (Page with same bank, BL=4, CL=2)14. Random Column Write (Page with same bank, BL=4, CL=3)15. Random Row Read (Pingpong banks, BL=8, CL=2)16. Random Row Read (Pinpong banks, BL=8, CL=3)17. Random Row Write (Pinpong banks, BL=8, CL=2)18. Random Row Write (Pinpong banks, BL=8, CL=3)19. Read and Write DQM Function (BL=4, CL=2)20. Read and Write DQM Function (BL=4, CL=3)21. Interleaved Column Read Cycle (BL=4, CL=2)22. Interleaved Column Read Cycle (BL=4, CL=3)23. Interleaved Column Write Cycle (BL=4, CL=2)24. Interleaved Column Write Cycle (BL=4, CL=3)25. Full Page Read Cycle (CL=2)26. Full Page Write Cycle (CL=2)27. Auto Precharge after READ Burst (BL=4, CL=2)28. Auto Precharge after WRITE Burst (BL=4, CL=2)29. Test Mode for Read Cycle (BL=4, CL=2)30. Test Mode for Write Cycle (BL=4, CL=2)
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22
CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
tCLK
tCHW tCLW
tCS tCH
RAa RBa RAc
RAa CAa RBa CBa
Low tAS tAH
tAC
tCLZ tOH tOHZtRCD
tRRD
tRAS tRPtRC
Active Bank 0
Read Bank 0
Active Bank 1
Read Bank 1
(Auto Precharge)
PrechargeBank 0
Active Bank 0
1. AC Parameters for READ Timing : BL=4, CL=2
RAc
tCKS tCKH
QAa1 QAa2 QAa3 QAa4 QBa1 QBa2 QBa3 QBa4
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
tCS tCH
tAS tAH
Low
Hi-Z
tDS tDH
tCKH
tRCD
tRRD tDPL** tRP
ActiveBank 0
WriteBank 0(Auto Precharge)
ActiveBank 1
Write Bank1
(Auto Precharge)
ActiveBank 0
WriteBank 0
Precharge Bank 0
ActiveBank 0
RAa RBa RAb RAc
RAa CAa RBa CBa RAb CAb RBa
2. AC Parameters for WRITE Timing : BL=4, CL=2
DAa1 DAa2 DAa3 DAa4 DBa1 DBa2 DBa3 DBa4 DAb1 DAb2 DAb3 DAb4
tCKS
Note* : The 16M Synchronous DRAM Series have one BA.tDPL is either 1 or 2CLKs depending on the speed.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
tMRDmin. 2clocks
High
Low
Hi-Z
Address Key
tRP
RAa
RAa
All Banks Precharge
Mode Register
Set
Active Bank 0
3. Mode Register Set Cycle
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
min. 2clocks
8 or more Refresh Cycles are necessary
Address Key
High level is necessary
Hi-Z
tRP tRC tRC
All Banks Precharge
Mode Register Set
Auto Refresh Auto Refresh
Active Bank 0
4. Power on Sequence and Auto Refresh
RAa
RAa
tMRDHigh level is necessary
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb
Low
Hi-ZQAa1 QAa2 QAa3 QAa4 DAb1 DAb2 DAb3 DAb4
Bank 0Active
ReadBank 0
WriteBank 0
PrechargeBank 0
5. CS Function (Only CS signal needs to be asserted at min, rate) : BL=4, CL=3
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
Low
Hi-z
RAa
RAa CAa
PrechargeAll Banks
EnterPower-Down
ExitPower-Down
ActiveBank 0
EnterPower-Down Exit
Power-Down
ReadBank 0
6. CKE Timing for Power Down Mode
tRP
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
PrechargeAll Banks
Self RefreshEntry
Self RefreshExit
Bank 0Active
NOP NOP NOP NOP NOP NOP
tRC
Low
Hi-Z
7. Self Refresh Entry and Exit
Stable ClocktSRE
RAa
RAa
tRP
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
Low
Hi-Z QAa1 QAa2 QAa3 QAa4
RAa CAa
RAa
tRCD
ActiveBank 0 Read Bank0
(Auto Precharge)
1-ClockSuspended
2-ClockSuspended
3-ClockSuspended
8. CKE Timing for Clock Suspend during Burst READ : BL=4, CL=2
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
Low
Hi-Z
ActiveBank 0
Read Bank 0(Auto Precharge)
1-ClockSuspend
2-ClockSuspend
3-ClockSuspend
QAa1 QAa2 QAa3 QAa4
9. CKE Timing for Clock Suspend during Burst READ : BL=4, CL=3
RAa
RAaRAa
tRCD
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
RAa
RAa CAa
Low
Hi-ZDAa1 DAa2 DAa3 DAa4
10. CKE Timing for Clock Suspend during Burst WRITE : BL=4
tRCD
Bank 0Active
Write Bank 0(Auto Precharge)
WriteInhibited
WriteInhibited
WriteInhibited
WriteInhibited
WriteInhibited
WriteInhibited
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
Low
Hi-Z
RAa
RAa CAa CAb CAc
RAb
RAb CAd
QAa1 QAa2 QAa3 QAa4 QAb1 QAb2 QAc1 QAc2 QAc3 QAc4 QAd1 QAd2 QAd3 QAd4
tRPtRCD
ActiveBank 0
ReadBank 0
ReadBank 0
ReadBank 0 Precharge
Bank 0ActiveBank 0
ReadBank 0
11. Random Column Read (Page with same bank) : BL=4, CL=2
��
��
������������������������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb CAc
RAb
RAb CAd
Low
Hi-ZQAa1 QAa2 QAa3 QAa4 QAb1 QAb2 QAc1 QAc2 QAc3 QAc4
tRPtRCD
ActiveBank 0
ReadBank 0
ReadBank 0
ReadBank 0 Precharge
Bank 0ActiveBank 0
ReadBank 0
12. Random Column Read (Page with same bank) : BL=4, CL=3
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb CAc
RAb
RAb CAd CAe
DAd1 DAd2 DAd3 DAd4 DAe1
ActiveBank 0
WriteBank 0
WriteBank 0
WriteBank 0
PrechargeBank 0
ActiveBank 0
WriteBank 0
WriteBank 0
13. Random Column Write (Page with same bank) : BL=4, CL=2
DAa1 DAa2 DAa3 DAa4 DAb1 DAb2 DAc1 DAc2 DAc3 DAc4
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb CAc
RAb
RAb CAd
Low
Hi-Z DAd1
ActiveBank 0
WriteBank 0
WriteBank 0
WriteBank 0
PrechargeBank 0
ActiveBank 0
WriteBank 0
14. Random Column Write (Page with same bank) : BL=4, CL=3
DAa1 DAa2 DAa3 DAa4 DAb1 DAb2 DAc1 DAc2 DAc3 DAc4
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
Low
RAa
RAa CAa
RBa
RBa CBa
RAb
RAb CAb
Hi-ZQAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QAa8 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QBa8
tRCD tRP
ActiveBank 0
ReadBank 0
ActiveBank 1
ReadBank 1
PrechargeBank 0
ActiveBank 0
ReadBank 0
15. Random Row Read (Pingpong banks) : BL=8, CL=2
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa
RBa
RBa CBa
RAb
RAb CAb
Low
Hi-Z
tRCD tRP
ActiveBank 0
ReadBank 0
ActiveBank 1
ReadBank 1
PrechargeBank 0
ActiveBank 0
ReadBank 0
16. Random Row Read (Pinpong banks) : BL=8, CL=3
QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QAa8 QBa1 QBa2 QBa3 QBa4 QBa5 QBa6 QBa7 QBa8
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa
RBa
RBa CBa
RAb
RAb CAb
tRCD tRP
ActiveBank 0
WriteBank 0
ActiveBank 1
WriteBank 1
PrechargeBank 0
ActiveBank 0
PrechargeBank 1
ActiveBank 0
17. Random Row Write (Pingpong banks) : BL=8, CL=2
DAa1 DAa2 DAa3 DAa4 DAa5 DAa6 DAa7 DAa8 DBa1 DBa2 DBa3 DBa4 DBa5 DBa6 DBa7 DBa8 DAb1 DAb2 DAb3 DA
�
��
�������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
�
��
�������������������
�
��
�������������������
��
����
��������������������������������������
�
��
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23 T24CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
Low
Hi-Z
RAa
RAa CAa
RBa
RBa CBa
RAb
RAb CAb
tRCD tRP
ActiveBank 0
WriteBank 0
ActiveBank 1
WriteBank 1 Precharge
Bank 0ActiveBank 0
WriteBank 0
PrechargeBank 1
18. Random Row Write (Pingpong banks) : BL=8, CL=3
DAa1 DAa2 DAa3 DAa4 DAa5 DAa6 DAa7 DAa8 DBa1 DBa2 DBa3 DBa4 DBa5 DBa6 DBa7 DBa8 DAb1 DAb2 DAb3 D
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb CAc
tDQMOZ
ActiveBank 0
ReadBank 0
WriteBank 0
MaskWrite
ReadBank 0
MaskRead
(latency=0) (latency=2)
19. Read and Write with DQM Function : BL=4, CL=2
QAa1 QAa2 QAa3 QAa4 DBa1 DBa2 DBa4 QAc1 QAc2 QAc4
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
RAa
RAa CAa CAb CAc
QAa1 QAa2 QAa3 QAa4 DBa1 DBa2 DBa4 QAc1 QAc2 Q tDQMOZ
ActiveBank 0
ReadBank 0
WriteBank 0
MaskWrite
ReadBank 0
MaskRead(Latency=2)(Latency=0)
20. Read and Write with DQM Function : BL=4, CL=3
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
��
��
��������������������������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
RAa RBa
RAa RBaCAa CBa CBb CBc CAb CBd
tRCD CAS latency
ActiveBank 0
ReadBank 0
ActiveBank 1
ReadBank 1
ReadBank 1
ReadBank 1
ReadBank 0
ReadBank 1
PrechargeBank 0
PrechargeBank 1
21. Interleaved Column Read Cycle : BL=4, CL=2
Aa1 Aa2 Aa3 Aa4 Ba1 Ba2 Bb1 Bb2 Bc1 Bc2 Ab1 Ab2 Bd1 Bd2 Bd3 Bd4
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa RBa
RAa CAa RBa CBa CBb CBc CAb
tRCD CAS latency
ActiveBank 0
ReadBank 0
ActiveBank 1
ReadBank 1
ReadBank 1
ReadBank 1
ReadBank 0
PrechargeBank 1
PrechargeBank 0
22. Interleaved Column Read Cycle : BL=4, CL=3
Aa1 Aa2 Aa3 Aa4 Ba1 Ba2 Bb1 Bb2 Bc1 Bc2 Ab1 Ab2 Ab3 Ab4
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
Low
RAa RBa
RAa CAa CAa CBaCBa CBc CAb CBd
tRCDtRRD
tDPL tDPL
ActiveBank 0
WriteBank 0
ActiveBank 1
WriteBank 1
WriteBank 1
WriteBank 1
WriteBank 0
WriteBank 1
PrechargeBank 0
PrechargeBank 1
23. Interleaved Column Write Cycle : BL=4, CL=2
Aa1 Aa2 Aa3 Aa4 Ba1 Ba2 Bb1 Bb2 Bc1 Bc2 Ab1 Ab2 Bd1 Bd2 Bd3 Bd4
��
�
������������������
����
��
������������������������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
����
��
������������������������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
����
��
������������������������������������
��
�
������������������
��
�
������������������
��
�
������������������
����
��
������������������������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
��
�
������������������
����
��
������������������������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa RBa
RAa CAa RBa CBa CBb CBc CAb CBd
Aa1 Aa2 Aa3 Aa4 Ba1 Ba2 Bb1 Bb2 Bc1 Bc2 Ab1 Ab2 Bd1 Bd2 Bd3 Bd4
tDPL tDPLtRCDtRRD
ActiveBank 0
WriteBank 0
ActiveBank 1
WriteBank 1
WriteBank 1
WriteBank 1
WriteBank 0
WriteBank1Precharge
Bank 0
PrechargeBank 1
24. Interleaved Column Write Cycle : BL=4, CL=3
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb
ActiveBank 0
ReadBank 0
ReadBank 0
TerminateBurst
PrechargeBank 0
25. Full Page Read Cycle : CL=2
Aa Aa+1 Aa+2 Aa+3 Aa-2 Aa-1 Aa Aa+1 Ab Ab+1 Ab+2 Ab+3 Ab+4 Ab+5 Ab+6 Ab+7
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa
RAa CAa CAb
Aa Aa+1 Aa+2 Aa+3 Aa-2 Aa-1 Aa Aa+1 Ab Ab+1 Ab+2 Ab+3 Ab+4 Ab+5 Ab+6 Ab+7
ActiveBank 0
WriteBank 0
WriteBank 0
TerminateBurst
PrechargeBank 0
26. Full Page Write Cycle : CL=2
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
��
��
������������������������������������
�
�
������������������
��
����
��������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
RAa RBa
RAa CAa RBa CBa CAb
RBb
RBb CBb
RAc
RAc CAc
tRP tRP
ActiveBank 0
ReadBank0 w/o
ActiveBank 1
ReadBank1 w/ Read
Bank0 w/ActiveBank 1
ReadBank1 w/
ActiveBank 0
ReadBank0 w/
Auto PrechargeStart for Bank 1
Auto PrechargeStart for Bank 0
Auto PrechargeStart for Bank 1
Auto PrechargeStart for Bank 0
Auto Precharge Auto PrechargeAuto Precharge Auto Precharge
Auto Precharge
27. Auto Precharge after Read Burst : BL=4, CL=2
QAa1 QAa2 QAa3 QAa4 QBa1 QBa2 QBa3 QBa4 QAb1 QAb2 QAb3 QAb4 QBb1 QBb2 QBb3 QBb4 QAc1 QAc21 QAc3 QAc4
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
��
��
������������������������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20 T21 T22 T23CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
RAa RBa
RAa CAa RBa CBa CAb
RBb
RBb CBb
RAc
RAc CAc
tDPL+tRP tDPL+tRP
ActiveBank 0
WriteBank0 w/o
ActiveBank 1
WriteBank1 w/ Write
Bank0 w/ActiveBank 1
WriteBank1 w/
ActiveBank 0
WriteBank0 w/
Auto PrechargeStart for Bank 1
Auto PrechargeStart for Bank 0
Auto PrechargeStart for Bank 1
Auto PrechargeStart for Bank 0
Auto Precharge Auto PrechargeAuto Precharge Auto Precharge
Auto Precharge
28. Auto Precharge after Write Burst : BL=4, CL=2
DAa1 DAa2 DAa3 DAa4 DBa1 DBa2 DBa3 DBa4 DAb1 DAb2 DAb3 DAb4 DBb1 DBb2 DBb3 DBb4 DAc4 DAc2 DAc3 DAc4
Note* : The 16M Synchronous DRAM Series have one BA.
SDRAM Timing Diagram
Rev. 1.4/Jan. 02
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
�
�
������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
OPCODECAa CBa
QAa1 QAa2 QAa3 QAa4 QBa1 QBa2 QBa3 QBa4 tRP tMRD
(2CLKS)
PrechargeAll Banks
Test ModeEntry
ReadOne Bank
ReadOne Bank
PrechargeAll Banks
29. Test Mode for Read Cycle : BL=4, CL=2
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
��
��
��������������������������������������
��
��
��������������������������������������
��
��
��������������������������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
�
�
�������������������
T0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 T19 T20CLK
CKE
CS
RAS
CAS
WE
BA0/1*
A10
ADDR
DQM
DQ
High
OPCODECAa CBa
Low
tRP tMRD(2CLKS)
PrechargeAll Banks
Test Mode Entry
ReadOne Bank
ReadOne Bank
PrechargeAll Banks
30. Test Mode for Write Cycle : BL=4, CL=2
DAa1 DAa2 DAa3 DAa4 DBa1 DBa2 DBa3 DBa4
Note* : The 16M Synchronous DRAM Series have one BA.
top related