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© Copyright 2011-2018 Xilinx, Inc. XilinxXilinx のロゴ、 ArtixVirtexKintexZynqSpartanISEVivado、 およびこの文書に含まれるその他の指定されたブラ ン ドは、 米国およびその他各国のザイ リ ン クス社の商標です。 すべてのその他の商標は、 それぞれの保有者に帰属し ます。 本資料は表記のバージ ョ ンの英語版を翻訳し たもので、内容に相違が生じ る場合には原文を優先し ます。 資料によっては英語版の更新に対応していないものがあります。 日本 語版は参考用 と し てご使用の上、 最新情報につき ま し ては、 必ず最新英語版を ご参照 く だ さ い。 DS181 (v1.25) 2018 6 18 japan .xilinx.com Production 製品仕様 1 概要 Artix®-7 FPGA には、 -3-2-1-1LI-2L のスピード グレー ドがあり、 -3 スピード グレードのパフォーマンスが最も高くなっ ています。 Artix-7 FPGA は主に 1.0V のコア電圧で動作します。 -1LI および -2L デバ イ ス は よ り 低い最大 ス タ テ ィ ッ ク 消費電力 でス ク リ ーニング評価され、 ダイナ ミ ッ ク消費電力が低い場合は それぞれ -1 および -2 デバ イ ス よ り も 低い コ ア電圧で動作で き ま す。-1LI デバイスは、0.95V V CCINT 0.95V V CCBRAM のみ動作し、 スピード仕様は -1 スピード グレードと同じです。 -2L デバイスは 0.9V または 1.0V いずれかの V CCINT 電圧で動作 でき、 0.9V を使用する場合の方が最大ス タ テ ィ ッ ク 消費電力が よ り 低 く な り ま す。 1.0V V CCINT で動作する場合、 -2L デバイス のスピード仕様は -2 スピード グレード と同じです。 0.9V V CCINT で動作する場合は、 2L の ス タ テ ィ ッ ク 消費電力お よ びダ イ ナ ミ ッ ク 消費電力は低減 し ま す。 Artix-7 FPGA DC 特性および AC 特性は、コ マーシ ャル、拡張、 インダス ト リアル、エクスパンド (-1Q)、防衛 (-1M) グレードの温 度範囲に対して指定されていますが、特記のない限り、同一スピー グレードのパラ メーターの値は、動作温度範囲を除いてコマー シャルとインダスト リアルで同じです。つまり、 -1M スピード レ ー ド 防衛デバ イ ス と -1C スピード グレード コマーシャル デバ イスのタイミング特性は同じです。ただし、スピード グレードや デバイスによっては、インダス ト リアル デバイスで入手できない 場合があ り ます。 た と えば、 -1M は防衛グレードの Artix7Q ファ ミ リ でのみ、 -1Q XA Artix-7 FPGA でのみ入手可能です。 電源電圧およびジャン クシ ョ ン温度の仕様はすべて、 ワース ト ケースの値です。 こ こに記載されたパラ メーターは、 頻繁に使用 されるデザインや一般的なアプ リ ケーシ ョ ンに共通のものです。 使用可能なデバイ ス と パッ ケージの組み合わせは、 次のデータ シートに記載されています。 7 シ リ ーズ FPGA データシート : 概要』 (DS180: 英語版日本語版) 『防衛グレード 7 シ リ ーズ FPGA 概要』 (DS185: 英語版日本語版) XA Artix-7 FPGA 概要』 (DS197: 英語版日本語版) この Artix-7 FPGA データ シー ト を含む、 7 シリーズ FPGA に関 するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/documentation ) から入手できます。 DC 特性 Artix-7 FPGA データシート : DC 特性および AC スイッチ特性 DS181 (v1.25) 2018 6 18 Production 製品仕様 1: 絶対最大定格 (1) シンボル 説明 最小 最大 単位 FPGA ロジック V CCINT 内部電源電圧 -0.5 1.1 V V CCAUX 補助電源電圧 -0.5 2.0 V V CCBRAM ブロック RAM メ モ リ の電源電圧 -0.5 1.1 V V CCO HR I/O バ ン ク の出力 ド ラ イ バー電源電圧 -0.5 3.6 V V REF 入力基準電圧 -0.5 2.0 V V IN (2)(3)(4) I/O 入力電圧 -0.4 V CCO + 0.55 V V REF 、 および TMDS_33 (5) を除く差動 I/O 規格の I/O 入力電圧 (V CCO = 3.3V のとき ) -0.4 2.625 V V CCBATT キー メモリ用のバックアップ バ ッ テ リ 電源電圧 -0.5 2.0 V GTP ト ランシーバー V MGTAVCC GTP ト ランス ミ ッ ターおよびレシーバー回路のアナログ電源電圧 -0.5 1.1 V V MGTAVTT GTP ト ラ ンス ミ ッ ターおよびレシーバー終端回路のアナログ電源電圧 -0.5 1.32 V V MGTREFCLK 基準 ク ロ ッ ク の絶対入力電圧 -0.5 1.32 V V IN レシーバー (RXP/RXN) およびトランスミッター (TXP/TXN) の絶対入力電圧 -0.5 1.26 V I DCIN-FLOAT RX 終端 = フローティングのとき、 レシーバー入力ピンの DC 入力電流 14 mA I DCIN-MGTAVTT RX 終端 = V MGTAVTT のとき、 レシーバー入力ピンの DC 入力電流 12 mA

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Page 1: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

© Copyright 2011-2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 Virtex、 Kintex、 Zynq、 Spartan、 ISE、 Vivado、 およびこの文書に含まれるその他の指定されたブランドは、 米国およびその他各国のザイリンクス社の商標です。 すべてのその他の商標は、 それぞれの保有者に帰属します。

本資料は表記のバージ ョ ンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照く ださい。

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 1

概要

Artix®-7 FPGA には、 -3、 -2、 -1、 -1LI、 -2L のスピード グレードがあ り、-3 スピード グレードのパフォーマンスが も高くなっています。 Artix-7 FPGA は主に 1.0V のコア電圧で動作します。-1LI および -2L デバイスはよ り低い 大スタティ ッ ク消費電力でスク リーニング評価され、 ダイナミ ッ ク消費電力が低い場合はそれぞれ -1 および -2 デバイスよ り も低いコア電圧で動作できます。-1LI デバイスは、0.95V の VCCINT と 0.95V の VCCBRAM でのみ動作し、 スピード仕様は -1 スピード グレード と同じです。-2L デバイスは 0.9V または 1.0V いずれかの VCCINT 電圧で動作でき、0.9V を使用する場合の方が 大スタティ ッ ク消費電力がより低くな り ます。 1.0V の VCCINT で動作する場合、 -2L デバイスのスピード仕様は -2 スピード グレード と同じです。 0.9V のVCCINT で動作する場合は、 2L のスタティ ッ ク消費電力およびダイナミ ッ ク消費電力は低減します。

Artix-7 FPGA の DC 特性および AC 特性は、コマーシャル、拡張、インダス ト リ アル、エクスパンド (-1Q)、防衛 (-1M) グレードの温度範囲に対して指定されていますが、特記のない限り、同一スピード グレードのパラ メーターの値は、動作温度範囲を除いてコマーシャルと インダス ト リ アルで同じです。つま り、 -1M スピード グ

レード防衛デバイス と -1C スピード グレード コマーシャル デバイスのタイ ミ ング特性は同じです。ただし、 スピード グレードやデバイスによっては、インダス ト リ アル デバイスで入手できない場合があ り ます。たとえば、 -1M は防衛グレードの Artix7Q ファミ リでのみ、 -1Q は XA Artix-7 FPGA でのみ入手可能です。

電源電圧およびジャンクシ ョ ン温度の仕様はすべて、 ワース トケースの値です。 こ こに記載されたパラ メーターは、 頻繁に使用されるデザインや一般的なアプリ ケーシ ョ ンに共通のものです。

使用可能なデバイス とパッケージの組み合わせは、 次のデータシートに記載されています。

『7 シリーズ FPGA データシート : 概要』 (DS180: 英語版、日本語版)

『防衛グレード 7 シリーズ FPGA 概要』 (DS185: 英語版、 日本語版)

『XA Artix-7 FPGA 概要』 (DS197: 英語版、 日本語版)

この Artix-7 FPGA データシート を含む、 7 シ リーズ FPGA に関す る す べ て の 資 料 は、 ザ イ リ ン ク ス の ウ ェ ブ サ イ ト(japan.xilinx.com/documentation) から入手できます。

DC 特性

Artix-7 FPGA データシート :DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 Production 製品仕様

表 1: 絶対最大定格(1)

シンボル 説明 最小 最大 単位

FPGA ロジック

VCCINT 内部電源電圧 -0.5 1.1 V

VCCAUX 補助電源電圧 -0.5 2.0 V

VCCBRAM ブロ ッ ク RAM メモ リの電源電圧 -0.5 1.1 V

VCCO HR I/O バンクの出力ド ライバー電源電圧 -0.5 3.6 V

VREF 入力基準電圧 -0.5 2.0 V

VIN(2)(3)(4)

I/O 入力電圧 -0.4 VCCO + 0.55 V

VREF、 および TMDS_33(5) を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のと き)

-0.4 2.625 V

VCCBATT キー メモ リ用のバッ クアップ バッテ リ電源電圧 -0.5 2.0 V

GTP ト ランシーバー

VMGTAVCC GTP ト ランス ミ ッ ターおよびレシーバー回路のアナログ電源電圧 -0.5 1.1 V

VMGTAVTT GTP ト ランス ミ ッ ターおよびレシーバー終端回路のアナログ電源電圧 -0.5 1.32 V

VMGTREFCLK 基準クロ ッ クの絶対入力電圧 -0.5 1.32 V

VIN レシーバー (RXP/RXN) およびト ランス ミ ッ ター (TXP/TXN) の絶対入力電圧 -0.5 1.26 V

IDCIN-FLOAT RX 終端 = フローティングのと き、 レシーバー入力ピンの DC 入力電流 — 14 mA

IDCIN-MGTAVTT RX 終端 = VMGTAVTT のと き、 レシーバー入力ピンの DC 入力電流 — 12 mA

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 2

IDCIN-GND RX 終端 = GND のと き、 レシーバー入力ピンの DC 入力電流 — 6.5 mA

IDCOUT-FLOAT RX 終端 = フローティングのと き、 ト ランス ミ ッ ター ピンの DC 出力電流 — 14 mA

IDCOUT-MGTAVTT RX 終端 = VMGTAVTT のと き、 ト ランス ミ ッ ター ピンの DC 出力電流 — 12 mA

XADC

VCCADC GNDADC に対する XADC 電源電圧 -0.5 2.0 V

VREFP GNDADC に対する XADC 基準入力 -0.5 2.0 V

温度

TSTG ス ト レージ温度 (周囲) -65 150 °C

TSOLPb/Sn コンポーネン トの 大はんだ付け温度(6) — +220 °C

Pb フ リー コンポーネン トの 大はんだ付け温度(6) — +260 °C

Tj 大ジャンクシ ョ ン温度(6) — +125 °C

注記:

1. この表の絶対 大定格を超える条件下では、 デバイスが恒久的に破損する可能性があ り ます。 こ こに示す値は 大定格値であ り、 この条件および

推奨動作条件以外の状態でデバイスが動作するこ とを示すものではあ り ません。 また、 デバイスを絶対 大定格の状態で長時間使用する と、 デバ

イスの信頼性が低下する可能性があ り ます。

2. よ り低い絶対電圧値が常に適用されます。

3. I/O の動作は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、 日本語版) を参照してください。

4. 大定格の制限は DC 信号に適用されます。 大のアンダーシュート /オーバーシュート AC 仕様については、 表 4 を参照してください。

5. TMDS_33 仕様は、 表 9 を参照して ください。

6. はんだ付けのガイ ド ラインおよび温度条件は、 『7 シ リーズ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG475: 英語版、 日本語版) を参

照して ください。

表 2: 推奨動作条件(1)(2)

シンボル 説明 最小 標準 最大 単位

FPGA ロジック

VCCINT(3)

-3、 -2、 -2LE (1.0V)、 -1、 -1Q、 -1M デバイス : 内部電源電圧 0.95 1.00 1.05 V

-1LI (0.95V) デバイス: 内部電源電圧 0.92 0.95 0.98 V

-2LE (0.9V) デバイス : 内部電源電圧 0.87 0.90 0.93 V

VCCAUX 補助電源電圧 1.71 1.80 1.89 V

VCCBRAM(3)

-3、 -2、 -2LE (1.0V)、 -2LE (0.9V)、 -1、 -1Q、 -1M デバイス: ブロ ッ ク RAM電源電圧

0.95 1.00 1.05 V

-1LI (0.95V) デバイス: ブロ ッ ク RAM 電源電圧 0.92 0.95 0.98 V

VCCO(4)(5) HR I/O バンクの電源電圧 1.14 — 3.465 V

VIN(6)

I/O 入力電圧 -0.20 — VCCO + 0.20 V

VREF、 および TMDS_33(7) を除く差動 I/O 規格の I/O 入力電圧 (VCCO = 3.3V のと き)

-0.20 — 2.625 V

IIN(8) ク ランプ ダイオードが順方向バイアスである と きの、 電源がオンあるいは

オフのバンクにあるピンの 大電流

— — 10 mA

VCCBATT(9) バッテ リ電圧 1.0 — 1.89 V

GTP ト ランシーバー

VMGTAVCC(10) GTP ト ランス ミ ッ ターおよびレシーバー回路のアナログ電源電圧 0.97 1.0 1.03 V

VMGTAVTT(10) GTP ト ランス ミ ッ ターおよびレシーバー終端回路のアナログ電源電圧 1.17 1.2 1.23 V

XADC

VCCADC GNDADC に対する XADC 電源電圧 1.71 1.80 1.89 V

VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

表 1: 絶対最大定格(1) (続き)

シンボル 説明 最小 最大 単位

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3

温度

Tj

コマーシャル (C) 温度仕様デバイスのジャンクシ ョ ン温度範囲 0 — 85 °C

拡張 (E) 温度仕様デバイスのジャンクシ ョ ン温度範囲 0 — 100 °C

インダス ト リ アル (I) 温度仕様デバイスのジャンクシ ョ ン温度範囲 -40 — 100 °C

エクスパンド (Q) 温度仕様デバイスのジャンクシ ョ ン温度範囲 -40 — 125 °C

防衛 (M) 温度仕様デバイスのジャンクシ ョ ン温度範囲 -55 — 125 °C

注記:

1. すべての電圧はグランドを基準と しています。

2. 電源分配システムのデザインについては、 『7 シ リーズ FPGA PCB デザイン ガイ ド』 (UG483: 英語版、 日本語版) を参照して ください。

3. VCCINT および VCCBRAM が統一電圧で動作する場合、 VCCINT と VCCBRAM は同じ電源に接続できます。

4. VCCO が 0V まで降下しても、 コンフ ィギュレーシ ョ ン データは保持されます。

5. 1.2V、 1.35V、 1.5V、 1.8V、 2.5V、 および 3.3V ±5% の VCCO を含みます。

6. よ り低い絶対電圧値が常に適用されます。

7. TMDS_33 仕様は、 表 9 を参照して ください。

8. 各バンクの合計が 200mA を超えないよ うにして ください。

9. VCCBATT は、 ビッ ト ス ト リームの暗号化を使用する場合にのみ必要です。バッテ リ を使用しない場合、 VCCBATT をグランド または VCCAUX に接

続して ください。

10. 表の各電圧に、 『7 シリーズ FPGA GTP ト ランシーバー ユーザー ガイド』 (UG482: 英語版、 日本語版) で説明されているフィルター回路が必要です。

表 3: 推奨動作条件下での DC 特性

シンボル 説明 最小 標準(1) 最大 単位

VDRINTデータを保持するための VCCINT 電圧 (この電圧未満では、 コンフ ィギュレーシ ョ ン データが失われる可能性がある)

0.75 — — V

VDRIデータを保持するための VCCAUX 電圧 (この電圧未満では、 コンフ ィギュレーシ ョ ン データが失われる可能性がある)

1.5 — — V

IREF 各ピンの VREF リーク電流 — — 15 µA

IL 各ピンの入力または出力リーク電流 (サンプル テス ト ) — — 15 µA

CIN(2) パッ ドのダイ入力の容量 — — 8 pF

IRPU

VIN = 0V、 VCCO = 3.3V の場合のパッ ド プルアップ (選択した場合) 90 — 330 µA

VIN = 0V、 VCCO = 2.5V の場合のパッ ド プルアップ (選択した場合) 68 — 250 µA

VIN = 0V、 VCCO = 1.8V の場合のパッ ド プルアップ (選択した場合) 34 — 220 µA

VIN = 0V、 VCCO = 1.5V の場合のパッ ド プルアップ (選択した場合) 23 — 150 µA

VIN = 0V、 VCCO = 1.2V の場合のパッ ド プルアップ (選択した場合) 12 — 120 µA

IRPD VIN = 3.3V の場合のパッ ド プルダウン (選択した場合) 68 — 330 µA

ICCADC アナログ電源電流、 パワーアップ状態のアナログ回路 — — 25 mA

IBATT(3) バッテ リ電源の電流 — — 150 nA

RIN_TERM(4)

VCCO/2 (UNTUNED_SPLIT_40) に対するプログラム可能な入力終端のテブナン等価抵抗

28 40 55 Ω

VCCO/2 (UNTUNED_SPLIT_50) に対するプログラム可能な入力終端のテブナン等価抵抗

35 50 65 Ω

VCCO/2 (UNTUNED_SPLIT_60) に対するプログラム可能な入力終端のテブナン等価抵抗

44 60 83 Ω

表 2: 推奨動作条件(1)(2) (続き)

シンボル 説明 最小 標準 最大 単位

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 4

n 温度ダイオードの理想係数 — 1.010 — —

r 温度ダイオードの直列抵抗 — 2 — Ω

注記:

1. 標準値は、 標準電圧および 25℃ の条件で指定されています。

2. こ こで示した計測結果はパッ ドのダイ容量であ り、 パッケージは含まれません。

3. 大値は、 25℃ のワース ト ケースで指定されています。

4. VCCO/2 レベルへの終端抵抗です。

表 4: HR I/O バンクの AC 電圧オーバーシュート /アンダーシュートの VIN 最大許容値(1)(2)

AC 電圧オーバーシュート -55°C ~ 125℃ の UI (%) AC 電圧アンダーシュート -55°C ~ 125℃ の UI (%)

VCCO + 0.55 100

-0.40 100

-0.45 61.7

-0.50 25.8

-0.55 11.0

VCCO + 0.60 46.6 -0.60 4.77

VCCO + 0.65 21.2 -0.65 2.10

VCCO + 0.70 9.75 -0.70 0.94

VCCO + 0.75 4.55 -0.75 0.43

VCCO + 0.80 2.15 -0.80 0.20

VCCO + 0.85 1.02 -0.85 0.09

VCCO + 0.90 0.49 -0.90 0.04

VCCO + 0.95 0.24 -0.95 0.02

注記:

1. 各バンクの合計が 200mA を超えないよ うにして ください。

2. オーバーシュート /アンダーシュートのピーク電圧、および VCCO + 0.20V を超える時間または GND – 0.20V を下回る時間がこの表の値を超えな

いよ うにして ください。

表 3: 推奨動作条件下での DC 特性 (続き)

シンボル 説明 最小 標準(1) 最大 単位

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 5

表 5: 標準静止電流

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2 - 2LE -1 - 1LI - 2LE

ICCINTQ VCCINT 静止電流 XC7A12T 48 48 48 48 43 38 mA

XC7A15T 95 95 95 95 58 66 mA

XC7A25T 48 48 48 48 43 38 mA

XC7A35T 95 95 95 95 58 66 mA

XC7A50T 95 95 95 95 58 66 mA

XC7A75T 155 155 155 155 96 108 mA

XC7A100T 155 155 155 155 96 108 mA

XC7A200T 328 328 328 328 203 232 mA

XA7A12T N/A 48 N/A 48 N/A N/A mA

XA7A15T N/A 95 N/A 95 N/A N/A mA

XA7A25T N/A 48 N/A 48 N/A N/A mA

XA7A35T N/A 95 N/A 95 N/A N/A mA

XA7A50T N/A 95 N/A 95 N/A N/A mA

XA7A75T N/A 155 N/A 155 N/A N/A mA

XA7A100T N/A 155 N/A 155 N/A N/A mA

XQ7A50T N/A 95 N/A 95 58 N/A mA

XQ7A100T N/A 155 N/A 155 96 N/A mA

XQ7A200T N/A 328 N/A 328 203 N/A mA

ICCOQ VCCO 静止電流 XC7A12T 1 1 1 1 1 1 mA

XC7A15T 1 1 1 1 1 1 mA

XC7A25T 1 1 1 1 1 1 mA

XC7A35T 1 1 1 1 1 1 mA

XC7A50T 1 1 1 1 1 1 mA

XC7A75T 4 4 4 4 4 4 mA

XC7A100T 4 4 4 4 4 4 mA

XC7A200T 5 5 5 5 5 5 mA

XA7A12T N/A 1 N/A 1 N/A N/A mA

XA7A15T N/A 1 N/A 1 N/A N/A mA

XA7A25T N/A 1 N/A 1 N/A N/A mA

XA7A35T N/A 1 N/A 1 N/A N/A mA

XA7A50T N/A 1 N/A 1 N/A N/A mA

XA7A75T N/A 4 N/A 4 N/A N/A mA

XA7A100T N/A 4 N/A 4 N/A N/A mA

XQ7A50T N/A 1 N/A 1 1 N/A mA

XQ7A100T N/A 4 N/A 4 4 N/A mA

XQ7A200T N/A 5 N/A 5 5 N/A mA

Page 6: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 6

ICCAUXQ VCCAUX 静止電流 XC7A12T 13 13 13 13 13 13 mA

XC7A15T 22 22 22 22 19 22 mA

XC7A25T 13 13 13 13 13 13 mA

XC7A35T 22 22 22 22 19 22 mA

XC7A50T 22 22 22 22 19 22 mA

XC7A75T 36 36 36 36 32 36 mA

XC7A100T 36 36 36 36 32 36 mA

XC7A200T 73 73 73 73 65 73 mA

XA7A12T N/A 13 N/A 13 N/A N/A mA

XA7A15T N/A 22 N/A 22 N/A N/A mA

XA7A25T N/A 13 N/A 13 N/A N/A mA

XA7A35T N/A 22 N/A 22 N/A N/A mA

XA7A50T N/A 22 N/A 22 N/A N/A mA

XA7A75T N/A 36 N/A 36 N/A N/A mA

XA7A100T N/A 36 N/A 36 N/A N/A mA

XQ7A50T N/A 22 N/A 22 19 N/A mA

XQ7A100T N/A 36 N/A 36 32 N/A mA

XQ7A200T N/A 73 N/A 73 65 N/A mA

表 5: 標準静止電流 (続き)

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2 - 2LE -1 - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 7

ICCBRAMQ VCCBRAM 静止電流 XC7A12T 1 1 1 1 1 1 mA

XC7A15T 2 2 2 2 1 2 mA

XC7A25T 1 1 1 1 1 1 mA

XC7A35T 2 2 2 2 1 2 mA

XC7A50T 2 2 2 2 1 2 mA

XC7A75T 4 4 4 4 2 4 mA

XC7A100T 4 4 4 4 2 4 mA

XC7A200T 11 11 11 11 6 11 mA

XA7A12T N/A 1 N/A 1 N/A N/A mA

XA7A15T N/A 2 N/A 2 N/A N/A mA

XA7A25T N/A 1 N/A 1 N/A N/A mA

XA7A35T N/A 2 N/A 2 N/A N/A mA

XA7A50T N/A 2 N/A 2 N/A N/A mA

XA7A75T N/A 4 N/A 4 N/A N/A mA

XA7A100T N/A 4 N/A 4 N/A N/A mA

XQ7A50T N/A 2 N/A 2 1 N/A mA

XQ7A100T N/A 4 N/A 4 2 N/A mA

XQ7A200T N/A 11 N/A 11 6 N/A mA

注記:

1. 標準値は、 シングルエンド SelectIO リ ソースの標準電圧およびジャンクシ ョ ン温度 85℃ (Tj) で指定されています。

2. これらの値は 「ブランク」 のコンフ ィギュレーシ ョ ン ファ イルを使用したデバイスにおけるもので、 出力電流の負荷、 アクティブな入力プルアッ

プ抵抗はあ り ません。 また、 すべての I/O ピンはト ラ イステートおよびフローティング状態です。

3. 記載されていない条件における静止電力消費を概算するには、 Xilinx Power Estimator (XPE) スプレッ ドシート ツール (https://japan.xilinx.com/powerよ りダウンロード可能) を使用してください。

表 5: 標準静止電流 (続き)

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2 - 2LE -1 - 1LI - 2LE

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電源投入/切断シーケンス

電源投入時に流れる電流が 小とな り、 I/O が ト ラ イステート となるよ うに、 電源は VCCINT、 VCCBRAM、 VCCAUX、 VCCO の順に投入するこ とを推奨しています。 電源切断シーケンスについては逆が適用されます。 VCCINT および VCCBRAM の推奨電圧レベルが同一の場合、 これらを同じ電源を使用して同時に立ち上げるこ とができます。 VCCAUX および VCCO の推奨電圧レベルが同一の場合、 これらを同じ電源を使用して同時に立ち上げるこ とができます。

HR I/O バンクおよびコンフ ィギュレーシ ョ ン バンク 0 で VCCO が 3.3V の場合、 次の条件が適用されます。

• VCCO と VCCAUX 間の電圧差は、デバイスの信頼性レベルを維持するために電源投入/切断の各サイクルで TVCCO2VCCAUX 時間以上 2.625V を超過しないよ うにします。

• TVCCO2VCCAUX 時間は電源投入と電源切断の間であればいずれの比率も割り当てるこ とができます。

電源投入時に流れる GTP ト ラ ンシーバーの電流が 小と な る よ う に、 電源は VCCINT、 VMGTAVCC、 VMGTAVTT の順、 またはVMGTAVCC、 VCCINT、 VMGTAVTT の順に投入するこ とを推奨します。 VMGTAVCC および VCCINT は同時に立ち上げるこ とができます。電源切断シーケンスについては、 電流が 小となるよ うに逆が適用されます。

これらのシーケンス要件が満たされない場合、電源投入および電源切断中に VMGTAVTT からの電流が仕様よ り も大き くなるこ とがあ ります。

• VMGTAVCC よ り も先に VMGTAVTT に電源が投入され、かつ VMGTAVTT – VMGTAVCC > 150mV および VMGTAVCC < 0.7V の場合、VMGTAVCC の立ち上が り中に VMGTAVTT の電流は各 ト ランシーバーで 460mA 増加し ます。 電流が流れる 長時間は、 0.3 xTMGTAVCC (GND から VMGTAVCC の 90% までの立ち上がり時間) です。 電源切断については逆が適用されます。

• VCCINT よ り も先に VMGTAVTT に電源が投入され、 かつ VMGTAVTT – VCCINT > 150mV および VCCINT < 0.7V の場合、 VCCINTの立ち上がり中に VMGTAVTT の電流は各ト ランシーバーで 50mA 増加します。電流が流れる 長時間は、0.3 x TVCCINT (GND から VCCINT の 90% までの立ち上がり時間) です。 電源切断については逆が適用されます。

記載されている以外に推奨される電源シーケンスはあ り ません。

表 6 に、 Artix-7 デバイスの電源投入と コンフ ィギュレーシ ョ ンに 低限必要な電流値および ICCQ を示します。 表 5 および表 6 に示す 小電流を満たすと、 4 つの電源すべてがパワーオン リセッ ト しきい値を超えた後に、 デバイスに電源が投入されます。 FPGA は、VCCINT が投入されるまでコンフ ィギュレーシ ョ ンできません。

初期化およびコンフ ィギュレーシ ョ ン後に、 Xilinx Power Estimator (XPE) ツールを使用してこれらの電源のドレイン電流を概算してください。

表 6: Artix-7 デバイスの電源投入時の電流

デバイス ICCINTMIN ICCAUXMIN ICCOMIN ICCBRAMMIN 単位

XC7A12T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A15T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A25T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A35T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A50T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A75T ICCINTQ + 170 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A100T ICCINTQ + 170 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XC7A200T ICCINTQ + 340 ICCAUXQ + 50 各バンクで ICCOQ + 40mA ICCBRAMQ + 80 mA

XA7A12T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A15T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A25T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A35T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A50T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A75T ICCINTQ + 170 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XA7A100T ICCINTQ + 170 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XQ7A50T ICCINTQ + 120 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XQ7A100T ICCINTQ + 170 ICCAUXQ + 40 各バンクで ICCOQ + 40mA ICCBRAMQ + 60 mA

XQ7A200T ICCINTQ + 340 ICCAUXQ + 50 各バンクで ICCOQ + 40mA ICCBRAMQ + 80 mA

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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DC 入力および出力レベル

VIL および VIH の値は推奨入力電圧値です。 IOL および IOH の値は、VOL および VOH のテス ト ポイン トにおける推奨動作条件で保証されています。 テス トは、 すべての規格で仕様が満たされているこ とが確認できるよ うに一部の規格を選択し、 小 VCCO およびそれぞれの VOL と VOH 電圧レベルで実施しています。 選択された以外の規格に対しては、 サンプル テス ト を実施しています。

表 7: 電源の立ち上がり時間

シンボル 説明 条件 最小 最大 単位

TVCCINT GND から VCCINT の 90% までの立ち上がり時間 0.2 50 ms

TVCCO GND から VCCO の 90% までの立ち上がり時間 0.2 50 ms

TVCCAUX GND から VCCAUX の 90% までの立ち上がり時間 0.2 50 ms

TVCCBRAM GND から VCCBRAM の 90% までの立ち上がり時間 0.2 50 ms

TVCCO2VCCAUXVCCO – VCCAUX > 2.625V の場合の各パワー サイクルにおける許容時間

TJ = 125°C(1) — 300

msTJ = 100°C(1) — 500

TJ = 85°C(1) — 800

TMGTAVCC GND から VMGTAVCC の 90% までの立ち上がり時間 0.2 50 ms

TMGTAVTT GND から VMGTAVTT の 90% までの立ち上がり時間 0.2 50 ms

注記:

1. VCCO が標準値の 3.3V で 240,000 パワー サイクル、 またはワース ト ケースの 3.465V で 36,500 パワー サイ クルに基づく値です。

表 8: SelectIO の DC 入力および出力レベル(1)(2)

I/O 規格VIL VIH VOL VOH IOL IOH

V、 最小 V、 最大 V、 最小 V、 最大 V、 最大 V、 最小 mA、 最大 mA、 最小

HSTL_I -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.00 -8.00

HSTL_I_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 8.00 -8.00

HSTL_II -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16.00 -16.00

HSTL_II_18 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 0.400 VCCO – 0.400 16.00 -16.00

HSUL_12 -0.300 VREF – 0.130 VREF + 0.130 VCCO + 0.300 20% VCCO 80% VCCO 0.10 -0.10

LVCMOS12 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.400 VCCO – 0.400 注記 3 注記 3LVCMOS15 -0.300 35% VCCO 65% VCCO VCCO + 0.300 25% VCCO 75% VCCO 注記 4 注記 4LVCMOS18 -0.300 35% VCCO 65% VCCO VCCO + 0.300 0.450 VCCO – 0.450 注記 5 注記 5LVCMOS25 -0.300 0.7 1.700 VCCO + 0.300 0.400 VCCO – 0.400 注記 4 注記 4LVCMOS33 -0.300 0.8 2.000 3.450 0.400 VCCO – 0.400 注記 4 注記 4LVTTL -0.300 0.8 2.000 3.450 0.400 2.400 注記 5 注記 5MOBILE_DDR -0.300 20% VCCO 80% VCCO VCCO + 0.300 10% VCCO 90% VCCO 0.10 -0.10

PCI33_3 -0.400 30% VCCO 50% VCCO VCCO + 0.500 10% VCCO 90% VCCO 1.50 -0.50

SSTL135 -0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 13.00 -13.00

SSTL135_R -0.300 VREF – 0.090 VREF + 0.090 VCCO + 0.300 VCCO/2 – 0.150 VCCO/2 + 0.150 8.90 -8.90

SSTL15 -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 13.00 -13.00

SSTL15_R -0.300 VREF – 0.100 VREF + 0.100 VCCO + 0.300 VCCO/2 – 0.175 VCCO/2 + 0.175 8.90 -8.90

SSTL18_I -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.470 VCCO/2 + 0.470 8.00 -8.00

SSTL18_II -0.300 VREF – 0.125 VREF + 0.125 VCCO + 0.300 VCCO/2 – 0.600 VCCO/2 + 0.600 13.40 -13.40

注記:

1. 適切な仕様に基づいてテス ト を実施しています。

2. 3.3V および 2.5V 規格は HR I/O バンクでのみサポート されています。

3. HR I/O バンクでは、 4、 8、 または 12mA の駆動電流をサポート しています。

4. HR I/O バンクでは、 4、 8、 12、 または 16mA の駆動電流をサポート しています。

5. HR I/O バンクでは、 4、 8、 12、 16、 または 24mA の駆動電流をサポート しています。

6. 特定のインターフェイスにおける DC 電圧レベルの詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユーザー ガイ ド』 (UG471: 英語版、 日本語版)を参照してください。

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表 9: 差動 SelectIO の DC 入力および出力レベル

I/O 規格

VICM(1) VID

(2) VOCM(3) VOD

(4)

V、最小

V、標準

V、 最大V、最小

V、標準

V、最大

V、 最小 V、 標準 V、 最大V、最小

V、標準

V、最大

BLVDS_25 0.300 1.200 1.425 0.100 — — — 1.250 — 注記 5

MINI_LVDS_25

0.300 1.200 VCCAUX 0.200 0.400 0.600 1.000 1.200 1.400 0.300 0.450 0.600

PPDS_25 0.200 0.900 VCCAUX 0.100 0.250 0.400 0.500 0.950 1.400 0.100 0.250 0.400

RSDS_25 0.300 0.900 1.500 0.100 0.350 0.600 1.000 1.200 1.400 0.100 0.350 0.600

TMDS_33 2.700 2.965 3.230 0.150 0.675 1.200 VCCO-0.405 VCCO–0.300 VCCO – 0.190 0.400 0.600 0.800

注記:

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOCM は出力同相電圧です。

4. VOD は出力差動電圧 (Q – Q) です。

5. BLVDS の VOD はトポロジおよび負荷によって大き く異な り ます。

表 10: 相補差動 SelectIO の DC 入力および出力レベル

I/O 規格

VICM(1) VID

(2) VOL(3) VOH

(4) IOL IOH

V、最小

V、標準

V、最大

V、最小

V、最大

V、 最大 V、 最小 mA、 最大 mA、 最小

DIFF_HSTL_I 0.300 0.750 1.125 0.100 — 0.400 VCCO-0.400 8.00 -8.00

DIFF_HSTL_I_18 0.300 0.900 1.425 0.100 — 0.400 VCCO-0.400 8.00 -8.00

DIFF_HSTL_II 0.300 0.750 1.125 0.100 — 0.400 VCCO-0.400 16.00 -16.00

DIFF_HSTL_II_18 0.300 0.900 1.425 0.100 — 0.400 VCCO-0.400 16.00 -16.00

DIFF_HSUL_12 0.300 0.600 0.850 0.100 — 20% VCCO 80% VCCO 0.100 -0.100

DIFF_MOBILE_DDR 0.300 0.900 1.425 0.100 — 10% VCCO 90% VCCO 0.100 -0.100

DIFF_SSTL135 0.300 0.675 1.000 0.100 — (VCCO/2) – 0.150 (VCCO/2) + 0.150 13.0 -13.0

DIFF_SSTL135_R 0.300 0.675 1.000 0.100 — (VCCO/2) – 0.150 (VCCO/2) + 0.150 8.9 -8.9

DIFF_SSTL15 0.300 0.750 1.125 0.100 — (VCCO/2) – 0.175 (VCCO/2) + 0.175 13.0 -13.0

DIFF_SSTL15_R 0.300 0.750 1.125 0.100 — (VCCO/2) – 0.175 (VCCO/2) + 0.175 8.9 -8.9

DIFF_SSTL18_I 0.300 0.900 1.425 0.100 — (VCCO/2) – 0.470 (VCCO/2) + 0.470 8.00 -8.00

DIFF_SSTL18_II 0.300 0.900 1.425 0.100 — (VCCO/2) – 0.600 (VCCO/2) + 0.600 13.4 -13.4

注記:

1. VICM は入力同相電圧です。

2. VID は入力差動電圧 (Q – Q) です。

3. VOL はシングルエンド低出力電圧です。

4. VOH はシングルエンド高出力電圧です。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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LVDS DC 仕様 (LVDS_25)

表 11: LVDS_25 DC 仕様(1)

シンボル DC パラメーター 条件 最小 標準 最大 単位

VCCO 電源電圧 2.375 2.500 2.625 V

VOH Q および Q の 大出力電圧 Q 信号と Q 信号間で RT = 100Ω — — 1.675 V

VOL Q および Q の 小出力電圧 Q 信号と Q 信号間で RT = 100Ω 0.700 — — V

VODIFF 差動出力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

Q 信号と Q 信号間で RT = 100Ω 247 350 600 mV

VOCM 出力同相電圧 Q 信号と Q 信号間で RT = 100Ω 1.000 1.250 1.425 V

VIDIFF 差動入力電圧:(Q – Q)、 Q = High(Q – Q)、 Q = High

100 350 600 mV

VICM 入力同相電圧 0.300 1.200 1.500 V

注記:

1. LVDS_25 の差動入力は、 出力の要求レベルと異なる VCCO レベルのバンクに配置できます。 詳細は、 『7 シ リーズ FPGA SelectIO リ ソース ユー

ザー ガイ ド』 (UG471: 英語版、 日本語版) を参照してください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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AC スイッチ特性

このデータシートに記載のすべての値は、表 12 に記載されている ISE® Design Suite および Vivado® Design Suite のスピード仕様に基づいています。

スイ ッチ特性はスピード グレードごとに指定され、 Advance、 Preliminary、 Production のいずれかに該当します。 それぞれの定義を次に示します。

Advance 製品仕様

シ ミ ュレーシ ョ ンにのみ基づいており、通常、デバイスの設計仕様の決定直後に入手可能です。 この特性のスピード グレードは比較的安定しており、 余裕を持たせた設定ですが、 実際の遅延が大き くなるこ とがあ り ます。

Preliminary 製品仕様

ES (エンジニア リ ング サンプル) シ リ コン特性評価に基づいています。 デバイスおよびスピード グレードは、 量産シ リ コンのパフォーマンスによ り近いものとな り ます。 Advance と比較する と、 実際の遅延の方が大き くなる可能性は低くなっています。

Production 製品仕様

特定のデバイス ファ ミ リの十分な量産を経た上で特性評価が行われ、 リ リースされています。 スピード ファ イルには、 デバイスの実際の遅延に即した値が記載されています。 また、 以降の変更はカスタマーに正式に通知されます。 通常、 遅いスピード グレードから先に Production スピード ファ イルが提供されます。

AC スイッチ特性のテスト

内部タイ ミ ング パラ メーターは、 内部テス ト パターンで計測されて求められています。 すべての AC スイ ッチ特性は、 ワース ト ケースの電源電圧およびジャンクシ ョ ン温度条件での値です。

よ り具体的な条件での正確で確定的なワース ト ケース データを得るには、 スタティ ッ ク タイ ミ ング解析ツールを使用してシ ミ ュレーシ ョ ン ネッ ト リ ス トにバッ クアノテート した値を使用してください。 特記のない限り、 これらの値はすべての Artix-7 FPGA に適用されます。

表 12: Artix-7 FPGA のデバイス別のスピード仕様

バージ ョ ン 標準 VCCINTデバイス

ISE 14.7 Vivado 2018.2 (表 2)

N/A 1.22 1.0V XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T

N/A 1.22 0.95V XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T、XC7A100T、 XC7A200T

N/A 1.14 0.9V XC7A12T、 XC7A15T、 XC7A25T、 XC7A35T、 XC7A50T、 XC7A75T

1.10 1.22 1.0V XC7A100T、 XC7A200T

1.07 1.14 0.9V XC7A100T、 XC7A200T

N/A 1.15 1.0V XA7A12T、 XA7A15T、 XA725T、 XA7A35T、 XA7A50T、 XA7A75T

1.07 1.15 1.0V XA7A100T

1.06 1.11 1.0V XQ7A100T、 XQ7A200T

N/A 1.11 1.0V XQ7A50T

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 13

スピード グレード

デバイスはそれぞれ生産時期が異なるため、 カテゴ リの移行は各デバイスの製造プロセスのステータスによって決定されます。 表 13に、 Artix-7 デバイスのステータスをスピード グレードに基づいて示します。

表 13: Artix-7 デバイスのスピード グレード

デバイススピード グレード

Advance Preliminary Production

XC7A12T -3、 -2、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A15T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A25T -3、 -2、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A35T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A50T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A75T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A100T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XC7A200T -3、 -2、 -2LE (1.0V)、 -1、 -1LI (0.95V)、 -2LE (0.9V)

XA7A12T -2I、 -1I、 -1Q

XA7A15T -2I、 -1I、 -1Q

XA7A25T -2I、 -1I、 -1Q

XA7A35T -2I、 -1I、 -1Q

XA7A50T -2I、 -1I、 -1Q

XA7A75T -2I、 -1I、 -1Q

XA7A100T -2I、 -1I、 -1Q

XQ7A50T -2I、 -1I、 -1LI (0.95V)、 -1M

XQ7A100T -2I、 -1I、 -1LI (0.95V)、 -1M

XQ7A200T -2I、 -1I、 -1LI (0.95V)、 -1M

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 14

Production シリコンおよびソフ トウェアのステータス

特定のファ ミ リ (およびスピード グレード ) は、 それに正し く対応するスピード仕様 (Advance、 Preliminary、 Production) のリ リース前に、Production と して リ リースされる場合があ り ます。 このよ うな不一致は、その後にリ リースされるスピード仕様で修正されます。

表 14 に示されている Artix-7 デバイス、 スピード グレード、 ソフ ト ウェア ツール、 およびスピード仕様は、 Production で 小限必要になる リ リースで、 後続のツールおよびスピード仕様のすべてを使用できます。

表 14: Artix-7 デバイスの Production 仕様のソフ トウェアおよびスピード仕様のバージ ョ ン

デバイス

スピード グレード

1.0V 0.95V 0.9V

-3 -2 - 2LE -1 - 1Q - 1M - 1LI - 2LE

XC7A12T Vivado 2018.2 v1.22

Vivado 2017.4 v1.20 N/A N/A Vivado 2017.4 v1.20

Vivado 2018.1 v1.14

XC7A15T Vivado 2014.4 v1.14 N/A N/A Vivado 2014.4 v1.14

Vivado 2014.4 v1.10

XC7A25T Vivado 2018.2 v1.22

Vivado 2017.4 v1.20 N/A N/A Vivado 2017.4 v1.20

Vivado 2018.1 v1.14

XC7A35T Vivado 2013.4 v1.11 N/A N/A Vivado 2014.4 v1.14

Vivado 2013.4 v1.08

XC7A50T Vivado 2013.4 v1.11 N/A N/A Vivado 2014.4 v1.14

Vivado 2013.4 v1.08

XC7A75T Vivado 2013.3 v1.10 N/A N/A Vivado 2014.4 v1.14

Vivado 2013.3 v1.07

XC7A100T 14.4/2012.4 デバイス パッ ク v1.07 を含む ISE 14.4 または Vivado 2012.4

N/A N/A Vivado 2014.4 v1.14

ISE 14.5 または Vivado

2013.1 v1.05XC7A200T 14.4/2012.4 デバイス パッ ク v1.07 を含む ISE 14.4

または Vivado 2012.4N/A N/A Vivado 2014.4

v1.14

XA7A12T N/A Vivado 2018.1 v1.15

N/A Vivado 2018.1 v1.15 N/A N/A N/A

XA7A15T N/A Vivado 2014.4 v1.14

N/A Vivado 2014.4 v1.14 N/A N/A N/A

XA7A25T N/A Vivado 2018.1 v1.15

N/A Vivado 2018.1 v1.15 N/A N/A N/A

XA7A35T N/A Vivado 2014.1 v1.09

N/A Vivado 2014.1 v1.09 N/A N/A N/A

XA7A50T N/A Vivado 2014.1 v1.09

N/A Vivado 2014.1 v1.09 N/A N/A N/A

XA7A75T N/A Vivado 2014.1 v1.09

N/A Vivado 2014.1 v1.09 N/A N/A N/A

XA7A100T N/A ISE 14.5 または Vivado 2013.1 v1.05

N/A ISE 14.5 または Vivado 2013.1 v1.05

ISE 14.6 または Vivado 2013.2 v1.06

N/A N/A N/A

XQ7A50T N/A Vivado 2014.2 v1.08

N/A Vivado 2014.2 v1.08

N/A Vivado 2014.2 v1.08

Vivado 2015.4 v1.11

N/A

XQ7A100T N/A ISE 14.5 または Vivado 2013.1 v1.04

N/A ISE 14.5 または Vivado 2013.1 v1.04

N/A ISE 14.6 または Vivado 2013.2 v1.05

Vivado 2015.4 v1.11

N/A

XQ7A200T N/A ISE 14.5 または Vivado 2013.1 v1.04

N/A ISE 14.5 または Vivado 2013.1 v1.04

N/A ISE 14.6 または Vivado 2013.2 v1.05

Vivado 2015.4 v1.11

N/A

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 15

Vivado ツールでの適切なスピード グレードおよび電圧の選択

Vivado ツールで、 使用するデバイスに適したスピード グレードおよび電圧を選択する必要があ り ます。

Vivado ツールで 1.0V スピード仕様を選択する場合、Artix-7、XA Artix-7、 または防衛グレード Artix-7Q サブファ ミ リ を選んだ後に、デバイス名、パッケージ名、 スピード グレードで構成されるパーツ名を選択します。たとえば、FGG676 パッケージでスピード グレード -3 (1.0V) の XC7A100T デバイスを使用する際は xc7a100tfgg676-3 を選択し、FGG676 パッケージでスピード グレード -2LE (1.0V)の XC7A100T デバイスを使用する際は xc7a100tfgg676-2L を選択します。

同様に、 -1LI (0.95V) スピード仕様を選択する場合は、 Artix-7 サブファ ミ リ を選んだ後に、 デバイス名、 「i」、 パッケージ名、 スピード グレードで構成されるパーツ名を選択します。 つま り、 FGG676 パッケージでスピード グレード -1LI (0.95V) の XC7A100T デバイスを使用する際は xc7a100tifgg676-1L を選択します。 -1LI (0.95V) スピード仕様は ISE ツールでサポート されていません。

また、 -2LE (0.9V) スピード仕様を選択する場合は、 Artix-7 Low Voltage サブファ ミ リ を選んだ後に、 デバイス名、 「l」 、 パッケージ名、 スピード グレードで構成されるパーツ名を選択し ます。 た と えば、 FGG676 パッケージでスピード グレード -2LE (0.9V) のXC7A100T デバイスを使用する際は xc7a100tlfgg676-2L を選択します。

ISE ツールでサポート されているデバイスに対してスピード グレードを選択する場合も、 パーツ名の構成は同様です。 ISE ツールでサポート されている 7 シ リーズ FPGA のサブセッ トは、 表 14 に記載されています。

パフォーマンス特性

こ こでは、 Artix-7 デバイスにインプ リ メ ン ト された一般的なファンクシ ョ ンおよびデザインのパフォーマンス特性を示します。 こ こに記載する値はワース ト ケース値であ り、完全に特性評価が行われています。 また、 12 ページの 「AC スイ ッチ特性」 に記載されているガイ ド ラ インにも従っています。

表 15: ネッ トワーク アプリケーシ ョ ン インターフェイスのパフォーマンス

説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

SDR LVDS ト ランス ミ ッ ター (OSERDES を使用、 DATA_WIDTH = 4 ~ 8) 680 680 600 600 600 Mb/s

DDR LVDS ト ランス ミ ッ ター (OSERDES を使用、DATA_WIDTH = 4 ~ 14) 1250 1250 950 950 950 Mb/s

SDR LVDS レシーバー (SFI-4.1)(1) 680 680 600 600 600 Mb/s

DDR LVDS レシーバー (SPI-4.2)(1) 1250 1250 950 950 950 Mb/s

注記:

1. LVDS レシーバーの性能は通常、 ダイナミ ッ ク位相アライ メン ト (DPA) アルゴ リズムを使用しているかど うかに依存します。

表 16: メモリ インターフェイス ジェネレーターで利用可能なメモリ インターフェイス IP の最大物理インターフェイス (PHY) レート (1)(2)

メモリ規格

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

4:1 メモリ コン ト ローラー

DDR3 1066(3) 800 800 667 800 800 Mb/s

DDR3L 800 800 667 N/A 667 667 Mb/s

DDR2 800 800 667 533 667 667 Mb/s

2:1 メモリ コン ト ローラー

DDR3 800 700 620 620 620 620 Mb/s

DDR3L 800 700 620 N/A 620 620 Mb/s

DDR2 800 700 620 533 620 620 Mb/s

LPDDR2 667 667 533 400 533 533 Mb/s

注記:

1. VREF の ト ラ ッキングが必要です。詳細は、『Zynq-7000 SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ

ド』 (UG586: 英語版、 日本語版) を参照してください。

2. 内部 VREF を使用する場合、 大データ レートは 800Mb/s (400MHz) です。

3. CPG238 パッケージにおける 大 PHY レートは 800Mb/s です。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 16

IOB パッ ド入力/出力/ト ライステート

表 17 に、 各 I/O 規格のパッ ドからのデータ入力遅延調整、 パッ ドまでのデータ出力遅延、 およびト ライステート遅延の値を示します。

• TIOPI は、 IOB パッ ドから入力バッファーを通って IOB パッ ドの I ピンに達するまでの遅延です。 遅延値は、 SelectIO 入力バッファーの機能に依存します。

• TIOOP は、 O ピンから IOB パッ ドの出力バッファーを通って IOB パッ ドに達するまでの遅延です。 遅延値は、 SelectIO 出力バッファーの機能に依存します。

• TIOTP は、 ト ラ イステートが無効な場合の、 T ピンから IOB パッ ドの出力バッファーを通って IOB パッ ドに達するまでの遅延です。遅延値は、出力バッファーの SelectIO の機能に依存します。HR I/O バンクでは、INTERMDISABLE ピン使用時の IN_TERM終端がオンになるまでの時間は常に TIOTP よ り も高速です。

表 17: IOB High Range (HR) のスイッチ特性

I/O 規格

TIOPI TIOOP TIOTP

単位

スピード グレード スピード グレード スピード グレード

1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE -3 -2/

- 2LE -1 -1Q/- 1M - 1LI -

2LE -3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE

LVTTL_S4 1.26 1.34 1.41 1.53 1.41 1.58 3.80 3.93 4.18 4.18 4.18 4.41 3.82 3.96 4.20 4.20 4.20 4.05 ns

LVTTL_S8 1.26 1.34 1.41 1.53 1.41 1.58 3.54 3.66 3.92 3.92 3.92 4.15 3.56 3.69 3.93 3.93 3.93 3.78 ns

LVTTL_S12 1.26 1.34 1.41 1.53 1.41 1.58 3.52 3.65 3.90 3.90 3.90 4.13 3.54 3.68 3.91 3.91 3.91 3.77 ns

LVTTL_S16 1.26 1.34 1.41 1.53 1.41 1.58 3.07 3.19 3.45 3.45 3.45 3.68 3.09 3.22 3.46 3.46 3.46 3.31 ns

LVTTL_S24 1.26 1.34 1.41 1.53 1.41 1.58 3.29 3.41 3.67 3.67 3.67 3.90 3.31 3.44 3.68 3.68 3.68 3.53 ns

LVTTL_F4 1.26 1.34 1.41 1.53 1.41 1.58 3.26 3.38 3.64 3.64 3.64 3.86 3.28 3.41 3.65 3.65 3.65 3.50 ns

LVTTL_F8 1.26 1.34 1.41 1.53 1.41 1.58 2.74 2.87 3.12 3.12 3.12 3.35 2.76 2.90 3.13 3.13 3.13 2.99 ns

LVTTL_F12 1.26 1.34 1.41 1.53 1.41 1.58 2.73 2.85 3.10 3.10 3.10 3.33 2.74 2.88 3.12 3.12 3.12 2.97 ns

LVTTL_F16 1.26 1.34 1.41 1.53 1.41 1.58 2.56 2.68 2.93 2.93 2.93 3.16 2.57 2.71 2.95 2.95 2.95 2.80 ns

LVTTL_F24 1.26 1.34 1.41 1.53 1.41 1.58 2.52 2.65 2.90 3.23 2.90 3.22 2.54 2.68 2.91 3.24 2.91 2.86 ns

LVDS_25 0.73 0.81 0.88 0.89 0.88 0.90 1.29 1.41 1.67 1.67 1.67 1.86 1.31 1.44 1.68 1.68 1.68 1.50 ns

MINI_LVDS_25 0.73 0.81 0.88 0.89 0.88 0.90 1.27 1.40 1.65 1.65 1.65 1.88 1.29 1.43 1.66 1.66 1.66 1.52 ns

BLVDS_25 0.73 0.81 0.88 0.88 0.88 0.90 1.84 1.96 2.21 2.76 2.21 2.44 1.85 1.99 2.23 2.77 2.23 2.08 ns

RSDS_25 (Point to Point) 0.73 0.81 0.88 0.89 0.88 0.90 1.27 1.40 1.65 1.65 1.65 1.88 1.29 1.43 1.66 1.66 1.66 1.52 ns

PPDS_25 0.73 0.81 0.88 0.89 0.88 0.90 1.29 1.41 1.67 1.67 1.67 1.88 1.31 1.44 1.68 1.68 1.68 1.52 ns

TMDS_33 0.73 0.81 0.88 0.92 0.88 0.90 1.41 1.54 1.79 1.79 1.79 1.99 1.43 1.57 1.80 1.80 1.80 1.63 ns

PCI33_3 1.24 1.32 1.39 1.52 1.39 1.57 3.10 3.22 3.48 3.48 3.48 3.71 3.12 3.25 3.49 3.49 3.49 3.34 ns

HSUL_12_S 0.67 0.75 0.82 0.88 0.82 0.87 1.81 1.93 2.18 2.18 2.18 2.41 1.82 1.96 2.20 2.20 2.20 2.05 ns

HSUL_12_F 0.67 0.75 0.82 0.88 0.82 0.87 1.29 1.41 1.67 1.67 1.67 1.90 1.31 1.44 1.68 1.68 1.68 1.53 ns

DIFF_HSUL_12_S 0.68 0.76 0.83 0.86 0.83 0.88 1.81 1.93 2.18 2.18 2.18 2.21 1.82 1.96 2.20 2.20 2.20 1.84 ns

DIFF_HSUL_12_F 0.68 0.76 0.83 0.86 0.83 0.88 1.29 1.41 1.67 1.67 1.67 1.79 1.31 1.44 1.68 1.68 1.68 1.42 ns

MOBILE_DDR_S 0.76 0.84 0.91 0.91 0.91 0.96 1.68 1.80 2.06 2.06 2.06 2.24 1.70 1.83 2.07 2.07 2.07 1.88 ns

MOBILE_DDR_F 0.76 0.84 0.91 0.91 0.91 0.96 1.38 1.51 1.76 1.76 1.76 1.97 1.40 1.54 1.77 1.77 1.77 1.61 ns

DIFF_MOBILE_DDR_S 0.70 0.78 0.85 0.85 0.85 0.87 1.70 1.82 2.07 2.07 2.07 2.24 1.71 1.85 2.09 2.09 2.09 1.88 ns

DIFF_MOBILE_DDR_F 0.70 0.78 0.85 0.85 0.85 0.87 1.45 1.57 1.82 1.82 1.82 2.00 1.46 1.60 1.84 1.84 1.84 1.64 ns

HSTL_I_S 0.67 0.75 0.82 0.86 0.82 0.87 1.62 1.74 1.99 1.99 1.99 2.19 1.63 1.77 2.01 2.01 2.01 1.83 ns

HSTL_II_S 0.65 0.73 0.80 0.86 0.80 0.85 1.41 1.54 1.79 1.79 1.79 1.99 1.43 1.57 1.80 1.81 1.80 1.63 ns

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 17

HSTL_I_18_S 0.67 0.75 0.82 0.88 0.82 0.87 1.29 1.41 1.67 1.67 1.67 1.86 1.31 1.44 1.68 1.68 1.68 1.50 ns

HSTL_II_18_S 0.66 0.75 0.81 0.88 0.81 0.87 1.41 1.54 1.79 1.79 1.79 1.97 1.43 1.57 1.80 1.80 1.80 1.61 ns

DIFF_HSTL_I_S 0.68 0.76 0.83 0.86 0.83 0.85 1.59 1.71 1.96 1.96 1.96 2.13 1.60 1.74 1.98 1.98 1.98 1.77 ns

DIFF_HSTL_II_S 0.68 0.76 0.83 0.86 0.83 0.85 1.51 1.63 1.88 1.88 1.88 2.07 1.52 1.66 1.90 1.90 1.90 1.70 ns

DIFF_HSTL_I_18_S 0.71 0.79 0.86 0.86 0.86 0.87 1.38 1.51 1.76 1.76 1.76 1.96 1.40 1.54 1.77 1.77 1.77 1.59 ns

DIFF_HSTL_II_18_S 0.70 0.78 0.85 0.88 0.85 0.87 1.46 1.58 1.84 1.84 1.84 2.00 1.48 1.61 1.85 1.85 1.85 1.64 ns

HSTL_I_F 0.67 0.75 0.82 0.86 0.82 0.87 1.10 1.22 1.48 1.49 1.48 1.69 1.12 1.25 1.49 1.51 1.49 1.33 ns

HSTL_II_F 0.65 0.73 0.80 0.86 0.80 0.85 1.12 1.24 1.49 1.49 1.49 1.71 1.13 1.27 1.51 1.51 1.51 1.34 ns

HSTL_I_18_F 0.67 0.75 0.82 0.88 0.82 0.87 1.13 1.26 1.51 1.54 1.51 1.72 1.15 1.29 1.52 1.56 1.52 1.36 ns

HSTL_II_18_F 0.66 0.75 0.81 0.88 0.81 0.87 1.12 1.24 1.49 1.51 1.49 1.71 1.13 1.27 1.51 1.52 1.51 1.34 ns

DIFF_HSTL_I_F 0.68 0.76 0.83 0.86 0.83 0.85 1.18 1.30 1.56 1.56 1.56 1.77 1.20 1.33 1.57 1.57 1.57 1.41 ns

DIFF_HSTL_II_F 0.68 0.76 0.83 0.86 0.83 0.85 1.21 1.33 1.59 1.59 1.59 1.77 1.23 1.36 1.60 1.60 1.60 1.41 ns

DIFF_HSTL_I_18_F 0.71 0.79 0.86 0.86 0.86 0.87 1.21 1.33 1.59 1.59 1.59 1.77 1.23 1.36 1.60 1.60 1.60 1.41 ns

DIFF_HSTL_II_18_F 0.70 0.78 0.85 0.88 0.85 0.87 1.21 1.33 1.59 1.59 1.59 1.77 1.23 1.36 1.60 1.60 1.60 1.41 ns

LVCMOS33_S4 1.26 1.34 1.41 1.52 1.41 1.62 3.80 3.93 4.18 4.18 4.18 4.41 3.82 3.96 4.20 4.20 4.20 4.05 ns

LVCMOS33_S8 1.26 1.34 1.41 1.52 1.41 1.62 3.52 3.65 3.90 3.90 3.90 4.13 3.54 3.68 3.91 3.91 3.91 3.77 ns

LVCMOS33_S12 1.26 1.34 1.41 1.52 1.41 1.62 3.09 3.21 3.46 3.46 3.46 3.69 3.10 3.24 3.48 3.48 3.48 3.33 ns

LVCMOS33_S16 1.26 1.34 1.41 1.52 1.41 1.62 3.40 3.52 3.77 3.78 3.77 4.00 3.42 3.55 3.79 3.79 3.79 3.64 ns

LVCMOS33_F4 1.26 1.34 1.41 1.52 1.41 1.62 3.26 3.38 3.64 3.64 3.64 3.86 3.28 3.41 3.65 3.65 3.65 3.50 ns

LVCMOS33_F8 1.26 1.34 1.41 1.52 1.41 1.62 2.74 2.87 3.12 3.12 3.12 3.35 2.76 2.90 3.13 3.13 3.13 2.99 ns

LVCMOS33_F12 1.26 1.34 1.41 1.52 1.41 1.62 2.56 2.68 2.93 2.93 2.93 3.16 2.57 2.71 2.95 2.95 2.95 2.80 ns

LVCMOS33_F16 1.26 1.34 1.41 1.52 1.41 1.62 2.56 2.68 2.93 3.06 2.93 3.16 2.57 2.71 2.95 3.07 2.95 2.80 ns

LVCMOS25_S4 1.12 1.20 1.27 1.38 1.27 1.43 3.13 3.26 3.51 3.51 3.51 3.72 3.15 3.29 3.52 3.52 3.52 3.36 ns

LVCMOS25_S8 1.12 1.20 1.27 1.38 1.27 1.43 2.88 3.01 3.26 3.26 3.26 3.49 2.90 3.04 3.27 3.27 3.27 3.13 ns

LVCMOS25_S12 1.12 1.20 1.27 1.38 1.27 1.43 2.48 2.60 2.85 2.85 2.85 3.08 2.49 2.63 2.87 2.87 2.87 2.72 ns

LVCMOS25_S16 1.12 1.20 1.27 1.38 1.27 1.43 2.82 2.94 3.20 3.20 3.20 3.43 2.84 2.97 3.21 3.21 3.21 3.06 ns

LVCMOS25_F4 1.12 1.20 1.27 1.38 1.27 1.43 2.74 2.87 3.12 3.12 3.12 3.35 2.76 2.90 3.13 3.13 3.13 2.99 ns

LVCMOS25_F8 1.12 1.20 1.27 1.38 1.27 1.43 2.18 2.30 2.56 2.56 2.56 2.79 2.20 2.33 2.57 2.57 2.57 2.42 ns

LVCMOS25_F12 1.12 1.20 1.27 1.38 1.27 1.43 2.16 2.29 2.54 2.54 2.54 2.77 2.18 2.32 2.55 2.56 2.55 2.41 ns

LVCMOS25_F16 1.12 1.20 1.27 1.38 1.27 1.43 2.01 2.13 2.39 2.63 2.39 2.61 2.03 2.16 2.40 2.65 2.40 2.25 ns

LVCMOS18_S4 0.74 0.83 0.89 0.97 0.89 0.94 1.62 1.74 1.99 1.99 1.99 2.19 1.63 1.77 2.01 2.01 2.01 1.83 ns

LVCMOS18_S8 0.74 0.83 0.89 0.97 0.89 0.94 2.18 2.30 2.56 2.56 2.56 2.79 2.20 2.33 2.57 2.57 2.57 2.42 ns

LVCMOS18_S12 0.74 0.83 0.89 0.97 0.89 0.94 2.18 2.30 2.56 2.56 2.56 2.79 2.20 2.33 2.57 2.57 2.57 2.42 ns

LVCMOS18_S16 0.74 0.83 0.89 0.97 0.89 0.94 1.52 1.65 1.90 1.90 1.90 2.13 1.54 1.68 1.91 1.91 1.91 1.77 ns

LVCMOS18_S24 0.74 0.83 0.89 0.97 0.89 0.94 1.60 1.72 1.98 2.40 1.98 2.21 1.62 1.75 1.99 2.41 1.99 1.84 ns

表 17: IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP

単位

スピード グレード スピード グレード スピード グレード

1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE -3 -2/

- 2LE -1 -1Q/- 1M - 1LI -

2LE -3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE

Page 18: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 18

LVCMOS18_F4 0.74 0.83 0.89 0.97 0.89 0.94 1.45 1.57 1.82 1.82 1.82 2.05 1.46 1.60 1.84 1.84 1.84 1.69 ns

LVCMOS18_F8 0.74 0.83 0.89 0.97 0.89 0.94 1.68 1.80 2.06 2.06 2.06 2.29 1.70 1.83 2.07 2.07 2.07 1.92 ns

LVCMOS18_F12 0.74 0.83 0.89 0.97 0.89 0.94 1.68 1.80 2.06 2.06 2.06 2.29 1.70 1.83 2.07 2.07 2.07 1.92 ns

LVCMOS18_F16 0.74 0.83 0.89 0.97 0.89 0.94 1.40 1.52 1.77 1.78 1.77 2.00 1.42 1.55 1.79 1.79 1.79 1.64 ns

LVCMOS18_F24 0.74 0.83 0.89 0.97 0.89 0.94 1.34 1.46 1.71 2.28 1.71 1.94 1.35 1.49 1.73 2.29 1.73 1.58 ns

LVCMOS15_S4 0.77 0.86 0.93 0.96 0.93 0.98 2.05 2.18 2.43 2.43 2.43 2.50 2.07 2.21 2.45 2.45 2.45 2.14 ns

LVCMOS15_S8 0.77 0.86 0.93 0.96 0.93 0.98 2.09 2.21 2.46 2.46 2.46 2.69 2.10 2.24 2.48 2.48 2.48 2.33 ns

LVCMOS15_S12 0.77 0.86 0.93 0.96 0.93 0.98 1.59 1.71 1.96 1.96 1.96 2.19 1.60 1.74 1.98 1.98 1.98 1.83 ns

LVCMOS15_S16 0.77 0.86 0.93 0.96 0.93 0.98 1.59 1.71 1.96 1.96 1.96 2.19 1.60 1.74 1.98 1.98 1.98 1.83 ns

LVCMOS15_F4 0.77 0.86 0.93 0.96 0.93 0.98 1.85 1.97 2.23 2.23 2.23 2.27 1.87 2.00 2.24 2.24 2.24 1.91 ns

LVCMOS15_F8 0.77 0.86 0.93 0.96 0.93 0.98 1.60 1.72 1.98 1.98 1.98 2.21 1.62 1.75 1.99 1.99 1.99 1.84 ns

LVCMOS15_F12 0.77 0.86 0.93 0.96 0.93 0.98 1.35 1.47 1.73 1.73 1.73 1.96 1.37 1.50 1.74 1.74 1.74 1.59 ns

LVCMOS15_F16 0.77 0.86 0.93 0.96 0.93 0.98 1.34 1.46 1.71 2.07 1.71 1.94 1.35 1.49 1.73 2.09 1.73 1.58 ns

LVCMOS12_S4 0.87 0.95 1.02 1.19 1.02 1.08 2.57 2.69 2.95 2.95 2.95 3.18 2.59 2.72 2.96 2.96 2.96 2.81 ns

LVCMOS12_S8 0.87 0.95 1.02 1.19 1.02 1.08 2.09 2.21 2.46 2.46 2.46 2.69 2.10 2.24 2.48 2.48 2.48 2.33 ns

LVCMOS12_S12 0.87 0.95 1.02 1.19 1.02 1.08 1.79 1.91 2.17 2.17 2.17 2.40 1.81 1.94 2.18 2.18 2.18 2.03 ns

LVCMOS12_F4 0.87 0.95 1.02 1.19 1.02 1.08 1.98 2.10 2.35 2.35 2.35 2.58 1.99 2.13 2.37 2.37 2.37 2.22 ns

LVCMOS12_F8 0.87 0.95 1.02 1.19 1.02 1.08 1.54 1.66 1.92 1.92 1.92 2.15 1.56 1.69 1.93 1.93 1.93 1.78 ns

LVCMOS12_F12 0.87 0.95 1.02 1.19 1.02 1.08 1.38 1.51 1.76 1.76 1.76 1.97 1.40 1.54 1.77 1.77 1.77 1.61 ns

SSTL135_S 0.67 0.75 0.82 0.88 0.82 0.87 1.35 1.47 1.73 1.73 1.73 1.93 1.37 1.50 1.74 1.74 1.74 1.56 ns

SSTL15_S 0.60 0.68 0.75 0.75 0.75 0.80 1.30 1.43 1.68 1.71 1.68 1.88 1.32 1.46 1.69 1.73 1.69 1.52 ns

SSTL18_I_S 0.67 0.75 0.82 0.86 0.82 0.87 1.67 1.79 2.04 2.04 2.04 2.24 1.68 1.82 2.06 2.06 2.06 1.88 ns

SSTL18_II_S 0.67 0.75 0.82 0.88 0.82 0.85 1.31 1.43 1.68 1.68 1.68 1.91 1.32 1.46 1.70 1.70 1.70 1.55 ns

DIFF_SSTL135_S 0.68 0.76 0.83 0.88 0.83 0.87 1.35 1.47 1.73 1.73 1.73 1.93 1.37 1.50 1.74 1.74 1.74 1.56 ns

DIFF_SSTL15_S 0.68 0.76 0.83 0.88 0.83 0.87 1.30 1.43 1.68 1.71 1.68 1.88 1.32 1.46 1.69 1.73 1.69 1.52 ns

DIFF_SSTL18_I_S 0.71 0.79 0.86 0.88 0.86 0.87 1.68 1.80 2.06 2.06 2.06 2.24 1.70 1.83 2.07 2.07 2.07 1.88 ns

DIFF_SSTL18_II_S 0.71 0.79 0.86 0.88 0.86 0.87 1.38 1.51 1.76 1.76 1.76 1.94 1.40 1.54 1.77 1.77 1.77 1.58 ns

SSTL135_F 0.67 0.75 0.82 0.88 0.82 0.87 1.12 1.24 1.49 1.49 1.49 1.71 1.13 1.27 1.51 1.51 1.51 1.34 ns

SSTL15_F 0.60 0.68 0.75 0.75 0.75 0.80 1.07 1.19 1.45 1.45 1.45 1.68 1.09 1.22 1.46 1.46 1.46 1.31 ns

SSTL18_I_F 0.67 0.75 0.82 0.86 0.82 0.87 1.12 1.24 1.49 1.53 1.49 1.72 1.13 1.27 1.51 1.54 1.51 1.36 ns

SSTL18_II_F 0.67 0.75 0.82 0.88 0.82 0.85 1.12 1.24 1.49 1.51 1.49 1.71 1.13 1.27 1.51 1.52 1.51 1.34 ns

DIFF_SSTL135_F 0.68 0.76 0.83 0.88 0.83 0.87 1.12 1.24 1.49 1.49 1.49 1.71 1.13 1.27 1.51 1.51 1.51 1.34 ns

DIFF_SSTL15_F 0.68 0.76 0.83 0.88 0.83 0.87 1.07 1.19 1.45 1.45 1.45 1.68 1.09 1.22 1.46 1.46 1.46 1.31 ns

DIFF_SSTL18_I_F 0.71 0.79 0.86 0.88 0.86 0.87 1.23 1.35 1.60 1.60 1.60 1.80 1.24 1.38 1.62 1.62 1.62 1.44 ns

DIFF_SSTL18_II_F 0.71 0.79 0.86 0.88 0.86 0.87 1.21 1.33 1.59 1.59 1.59 1.79 1.23 1.36 1.60 1.60 1.60 1.42 ns

表 17: IOB High Range (HR) のスイッチ特性 (続き)

I/O 規格

TIOPI TIOOP TIOTP

単位

スピード グレード スピード グレード スピード グレード

1.0V 0.95V 0.9V 1.0V 0.95V 0.9V 1.0V 0.95V 0.9V

-3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE -3 -2/

- 2LE -1 -1Q/- 1M - 1LI -

2LE -3 -2/- 2LE -1 -1Q/

- 1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 19

表 18 に、 TIOTPHZ および TIOIBUFDISABLE の値を示します。 TIOTPHZ は、 ハイ インピーダンス ステートのよ うに ト ラ イステートが有効な場合の、 T ピンから IOB パッ ド の出力バッ フ ァーを通って IOB パッ ド に達する までの遅延です。 TIOIBUFDISABLE は、IBUFDISABLE から O 出力までの IOB 遅延です。 HR I/O バンクでは、 INTERMDISABLE ピン使用時の内部 IN_TERM 終端がオフになるまでの時間は常に TIOTPHZ よ り も高速です。

I/O 規格での調整計測方法

入力遅延の計測

表 19 に、 入力遅延の計測に使用するテス ト セッ ト アップ パラ メーターを示します。

表 18: IOB ト ライステート出力のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TIOTPHZ T 入力からパッ ドのハイ インピーダンス 2.06 2.19 2.37 2.37 2.37 2.03 ns

TIOIBUFDISABLE IBUFDISABLE から O 出力までの IBUFターンオン時間

2.11 2.30 2.60 2.60 2.60 2.17 ns

表 19: 入力遅延の計測方法

説明 I/O 規格の属性 VL(1) VH

(1)VMEAS

(3)(5)

VREF(2)(4)

LVCMOS、 1.2V LVCMOS12 0.1 1.1 0.6 —

LVCMOS、 1.5V LVCMOS15 0.1 1.4 0.75 —

LVCMOS、 1.8V LVCMOS18 0.1 1.7 0.9 —

LVCMOS、 2.5V LVCMOS25 0.1 2.4 1.25 —

LVCMOS、 3.3V LVCMOS33 0.1 3.2 1.65 —

LVTTL、 3.3V LVTTL 0.1 3.2 1.65 —

MOBILE_DDR、 1.8V MOBILE_DDR 0.1 1.7 0.9 —

PCI33、 3.3V PCI33_3 0.1 3.2 1.65 —

HSTL (高速ト ランシーバー ロジッ ク )、ク ラス I、1.2V HSTL_I_12 VREF – 0.5 VREF + 0.5 VREF 0.60

HSTL、 ク ラス I および II、 1.5V HSTL_I、 HSTL_II VREF – 0.65 VREF + 0.65 VREF 0.75

HSTL、 ク ラス I および II、 1.8V HSTL_I_18、 HSTL_II_18 VREF – 0.8 VREF + 0.8 VREF 0.90

HSUL (高速非終端ロジッ ク )、 1.2V HSUL_12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL (スタブ終端ト ランシーバー ロジッ ク )、 1.2V SSTL12 VREF – 0.5 VREF + 0.5 VREF 0.60

SSTL、 1.35V SSTL135、 SSTL135_R VREF – 0.575 VREF + 0.575 VREF 0.675

SSTL、 1.5V SSTL15、 SSTL15_R VREF – 0.65 VREF + 0.65 VREF 0.75

SSTL、 ク ラス I および II、 1.8V SSTL18_I、 SSTL18_II VREF – 0.8 VREF + 0.8 VREF 0.90

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 0.9 – 0.125 0.9 + 0.125 0(5) —

DIFF_HSTL、 ク ラス I、 1.2V DIFF_HSTL_I_12 0.6 – 0.125 0.6 + 0.125 0(5) —

DIFF_HSTL、 ク ラス I および II、 1.5V DIFF_HSTL_I、DIFF_HSTL_II

0.75 – 0.125 0.75 + 0.125 0(5) —

DIFF_HSTL、 ク ラス I および II、 1.8V DIFF_HSTL_I_18、DIFF_HSTL_II_18

0.9 – 0.125 0.9 + 0.125 0(5) —

DIFF_HSUL、 1.2V DIFF_HSUL_12 0.6 – 0.125 0.6 + 0.125 0(5) —

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、DIFF_SSTL135_R

0.675 – 0.125 0.675 + 0.125 0(5) —

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、DIFF_SSTL15_R

0.75 – 0.125 0.75 + 0.125 0(5) —

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 20

出力遅延の計測

出力遅延は、 短い出力ト レースで計測されます。 すべてのテス トで標準の終端を使用しました。 ト レースの伝搬遅延は個別に特性評価され、 終的な計測値から差し引かれるため、 図 1 および図 2 に示す一般的なテス ト セッ ト アップには含まれていません。

DIFF_SSTL18_I/DIFF_SSTL18_II、 1.8V DIFF_SSTL18_I、DIFF_SSTL18_II

0.9 – 0.125 0.9 + 0.125 0(5) —

LVDS_25、 2.5V LVDS_25 1.2 – 0.125 1.2 + 0.125 0(5) —

BLVDS_25、 2.5V BLVDS_25 1.25 – 0.125 1.25 + 0.125 0(5) —

MINI_LVDS_25、 2.5V MINI_LVDS_25 1.25 – 0.125 1.25 + 0.125 0(5) —

PPDS_25 PPDS_25 1.25 – 0.125 1.25 + 0.125 0(5) —

RSDS_25 RSDS_25 1.25 – 0.125 1.25 + 0.125 0(5) —

TMDS_33 TMDS_33 3 – 0.125 3 + 0.125 0(5) —

注記:

1. 入力波形は VL と VH 間で切り替わり ます。

2. 標準、 小、 大それぞれの VREF 値が計測されます。 レポート される遅延は、 これら計測値のワース ト ケースを反映します。 記載されている

VREF 値は標準値です。

3. 計測を開始する入力電圧レベルです。

4. IBIS モデルで使用される、 および/または図 1 に示す VREF/VMEAS パラ メーターとは無関係の入力基準電圧です。

5. 記載されている値は差動入力電圧です。

X-Ref Target - Figure 1

図 1 : シングルエンドのテスト セッ トアップ

X-Ref Target - Figure 2

図 2 : 差動のテスト セッ トアップ

表 19: 入力遅延の計測方法 (続き)

説明 I/O 規格の属性 VL(1) VH

(1)VMEAS

(3)(5)

VREF(2)(4)

VREF

RREF

VMEAS(Voltage Level When Taking Delay Measurement)

CREF (Probe Capacitance)

FPGA Output

DS181_04_090514

RREF VMEAS

+

CREF

FPGA Output

DS181_05_090514

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 21

VREF、 RREF、 CREF、 および VMEAS パラ メーターによって、 各 I/O 規格のテス ト条件が完全に設定されます。 アプ リ ケーシ ョ ンにおける伝搬遅延は、 次の手順に従って IBIS シ ミ ュレーシ ョ ンを実行する と も正確に見積もるこ とができます。

1. 表 20 の値を用いて一般的なテス ト セッ ト アップに使用される出力ド ライバーをシ ミ ュレーシ ョ ンします。

2. VMEAS までの時間を記録します。

3. 負荷を示すために適切な IBIS モデルまたは容量値を用いて実際の PCB ト レース と負荷に通常使用される出力ド ライバーをシミ ュレーシ ョ ンします。

4. VMEAS までの時間を記録します。

5. 手順 2 と手順 4 の結果を比較します。 遅延の増加または減少から PCB ト レースの実際の伝搬遅延がわかり ます。

表 20: 出力遅延の計測方法

説明 I/O 規格の属性RREF (W)

CREF(1

) (pF)VMEAS

(V)VREF(V)

LVCMOS、 1.2V LVCMOS12 1M 0 0.6 0

LVCMOS、 1.5V LVCMOS15 1M 0 0.75 0

LVCMOS、 1.8V LVCMOS18 1M 0 0.9 0

LVCMOS、 2.5V LVCMOS25 1M 0 1.25 0

LVCMOS、 3.3V LVCMOS33 1M 0 1.65 0

LVTTL、 3.3V LVTTL 1M 0 1.65 0

PCI33、 3.3V PCI33_3 25 10 1.65 0

HSTL (高速ト ランシーバー ロジッ ク )、 ク ラス I、1.2V HSTL_I_12 50 0 VREF 0.6

HSTL、 ク ラス I、 1.5V HSTL_I 50 0 VREF 0.75

HSTL、 ク ラス II、 1.5V HSTL_II 25 0 VREF 0.75

HSTL、 ク ラス I、 1.8V HSTL_I_18 50 0 VREF 0.9

HSTL、 ク ラス II、 1.8V HSTL_II_18 25 0 VREF 0.9

HSUL (高速非終端ロジッ ク )、 1.2V HSUL_12 50 0 VREF 0.6

SSTL12、 1.2V SSTL12 50 0 VREF 0.6

SSTL135/SSTL135_R、 1.35V SSTL135、 SSTL135_R 50 0 VREF 0.675

SSTL15/SSTL15_R、 1.5V SSTL15、 SSTL15_R 50 0 VREF 0.75

SSTL (スタブ直列終端ロジッ ク )、 ク ラス I および II、 1.8V

SSTL18_I、 SSTL18_II 50 0 VREF 0.9

DIFF_MOBILE_DDR、 1.8V DIFF_MOBILE_DDR 50 0 VREF 0.9

DIFF_HSTL、 ク ラス I、 1.2V DIFF_HSTL_I_12 50 0 VREF 0.6

DIFF_HSTL、 ク ラス I および II、 1.5V DIFF_HSTL_I、 DIFF_HSTL_II 50 0 VREF 0.75

DIFF_HSTL、 ク ラス I および II、 1.8V DIFF_HSTL_I_18、 DIFF_HSTL_II_18 50 0 VREF 0.9

DIFF_HSUL_12、 1.2V DIFF_HSUL_12 50 0 VREF 0.6

DIFF_SSTL135/DIFF_SSTL135_R、 1.35V DIFF_SSTL135、 DIFF_SSTL135_R 50 0 VREF 0.675

DIFF_SSTL15/DIFF_SSTL15_R、 1.5V DIFF_SSTL15、 DIFF_SSTL15_R 50 0 VREF 0.75

DIFF_SSTL18、 ク ラス I および II、 1.8V DIFF_SSTL18_I、 DIFF_SSTL18_II 50 0 VREF 0.9

LVDS, 2.5V LVDS_25 100 0 0(2) 0

BLVDS (バス LVDS)、 2.5V BLVDS_25 100 0 0(2) 0

Mini LVDS, 2.5V MINI_LVDS_25 100 0 0(2) 0

PPDS_25 PPDS_25 100 0 0(2) 0

RSDS_25 RSDS_25 100 0 0(2) 0

TMDS_33 TMDS_33 50 0 0(2) 3.3

注記:

1. CREF はプローブの容量を示し、 通常は 0pF です。

2. 記載されている値は差動出力電圧です。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 22

入力/出力ロジックのスイッチ特性

表 21: ILOGIC のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

セッ トアップ/ホールド

TICE1CK/TICKCE1

CE1 ピンの CLK に対するセッ トアップ/ホールド

0.48/0.02 0.54/0.02 0.76/0.02 0.76/0.02 0.76/0.02 0.50/–0.07 ns

TISRCK/TICKSR

SR ピンの CLK に対するセ ッ トアップ/ホールド

0.60/0.01 0.70/0.01 1.13/0.01 1.13/0.01 1.13/0.01 0.88/–0.35 ns

TIDOCK/TIOCKD

D ピンの CLK に対するセッ ト アップ/ホールド (遅延なし )

0.01/0.27 0.01/0.29 0.01/0.33 0.01/0.33 0.01/0.33 0.01/0.33 ns

TIDOCKD/TIOCKDD

DDLY ピンの CLK に対するセッ トアップ/ホールド (IDELAY を使用)

0.02/0.27 0.02/0.29 0.02/0.33 0.02/0.33 0.02/0.33 0.01/0.33 ns

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延 (遅延なし )

0.11 0.11 0.13 0.13 0.13 0.14 ns

TIDID DDLY ピンから O ピンまでの伝搬遅延 (IDELAY を使用)

0.11 0.12 0.14 0.14 0.14 0.15 ns

シーケンシャル遅延

TIDLO フ リ ップフ ロ ップを ラ ッチと して使用する場合の D ピンから Q1 ピンまでの遅延 (遅延なし )

0.41 0.44 0.51 0.51 0.51 0.54 ns

TIDLOD フ リ ップフ ロ ップを ラ ッチと して使用する場合の DDLY ピンから Q1ピンまでの遅延 (IDELAY を使用)

0.41 0.44 0.51 0.51 0.51 0.55 ns

TICKQ CLK から Q 出力までの遅延 0.53 0.57 0.66 0.66 0.66 0.71 ns

TRQ_

ILOGIC

SR ピンから OQ/TQ 出力までの遅延 0.96 1.08 1.32 1.32 1.32 1.32 ns

TGSRQ_

ILOGIC

グローバル セッ ト / リ セッ ト から Q出力までの遅延

7.60 7.60 10.51 10.51 10.51 11.39 ns

セッ ト /リセッ ト

TRPW_

ILOGIC

小パルス幅、 SR 入力 0.61 0.72 0.72 0.72 0.72 0.72 ns、小

表 22: OLOGIC のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

セッ トアップ/ホールド

TODCK/TOCKD

D1/D2 ピンの CLK に対するセッ トアップ/ホールド

0.67/–0.11 0.71/–0.11 0.84/–0.11 0.84/–0.06 0.84/–0.11 0.64/0.03 ns

TOOCECK/TOCKOCE

OCE ピンの CLK に対するセッ トアップ/ホールド

0.32/0.58 0.34/0.58 0.51/0.58 0.51/0.58 0.51/0.58 0.28/0.01 ns

TOSRCK/TOCKSR

SR ピンの CLK に対するセッ ト アップ/ホールド

0.37/0.21 0.44/0.21 0.80/0.21 0.80/0.21 0.80/0.21 0.62/–0.25 ns

TOTCK/TOCKT

T1/T2 ピンの CLK に対するセッ トアップ/ホールド

0.69/–0.14 0.73/–0.14 0.89/–0.14 0.89/–0.11 0.89/–0.14 0.66/0.02 ns

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 23

入力シリアライザー /デシリアライザーのスイッチ特性

TOTCECK/TOCKTCE

TCE ピンの CLK に対するセ ッ トアップ/ホールド

0.32/0.01 0.34/0.01 0.51/0.01 0.51/0.10 0.51/0.01 0.24/0.05 ns

組み合わせ

TODQ D1 から OQ 出力または T1 から TQ出力までの遅延

0.83 0.96 1.16 1.16 1.16 1.36 ns

シーケンシャル遅延

TOCKQ CLK から OQ/TQ 出力までの遅延 0.47 0.49 0.56 0.56 0.56 0.63 ns

TRQ_OLOGIC SR ピンから OQ/TQ 出力までの遅延 0.72 0.80 0.95 0.95 0.95 1.12 ns

TGSRQ_OLOGIC グローバル セッ ト / リセッ トから Q 出力までの遅延

7.60 7.60 10.51 10.51 10.51 11.39 ns

セッ ト /リセッ ト

TRPW_OLOGIC 小パルス幅、 SR 入力 0.64 0.74 0.74 0.74 0.74 0.74 ns、小

表 23: ISERDES のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

制御ラインのセッ トアップ/ホールド

TISCCK_BITSLIP/TISCKC_BITSLIP

BITSLIP ピンの CLKDIV に対するセッ ト アップ/ホールド

0.01/0.14 0.02/0.15 0.02/0.17 0.02/0.17 0.02/0.17 0.02/0.21 ns

TISCCK_CE/TISCKC_CE

(2)CE ピン (CE1) の CLK に対するセッ ト アップ/ホールド

0.45/–0.01 0.50/–0.01 0.72/–0.01 0.72/–0.01 0.72/–0.01 0.45/–0.11 ns

TISCCK_CE2/TISCKC_CE2

(2)CE ピン (CE2) の CLKDIV に対するセッ ト アップ/ホールド

–0.10/0.33 –0.10/0.36 –0.10/0.40 –0.10/0.40 –0.10/0.40 –0.17/0.40 ns

データ ラインのセッ トアップ/ホールド

TISDCK_D/TISCKD_D

D ピンの CLK に対するセッ トアップ/ホールド

–0.02/0.12 –0.02/0.14 –0.02/0.17 –0.02/0.17 –0.02/0.17 –0.04/0.19 ns

TISDCK_DDLY/TISCKD_DDLY

DDLY ピンの CLK に対するセッ ト アップ/ホールド(IDELAY を使用)(1)

–0.02/0.12 –0.02/0.14 –0.02/0.17 –0.02/0.17 –0.02/0.17 –0.03/0.19 ns

TISDCK_D_DDR/TISCKD_D_DDR

DDR モードでの、D ピンの CLKに対するセッ ト アップ/ホールド

–0.02/0.12 –0.02/0.14 –0.02/0.17 –0.02/0.17 –0.02/0.17 –0.04/0.19 ns

TISDCK_DDLY_DDR/TISCKD_DDLY_DDR

DDR モードでの、D ピンの CLKに対するセッ ト アップ/ホールド(IDELAY を使用)(1)

0.12/0.12 0.14/0.14 0.17/0.17 0.17/0.17 0.17/0.17 0.19/0.19 ns

シーケンシャル遅延

TISCKO_Q CLKDIV から Q ピンで出力されるまでの遅延

0.53 0.54 0.66 0.66 0.66 0.67 ns

伝搬遅延

TISDO_DO D 入力から DO 出力ピンまでの遅延

0.11 0.11 0.13 0.13 0.13 0.14 ns

注記:

1. タ ップが 0 の場合の値です。

2. TISCCK_CE2 および TISCKC_CE2 は、 タイ ミ ング レポートでは TISCCK_CE/TISCKC_CE と表示されます。

表 22: OLOGIC のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 24

出力シリアライザー /デシリアライザーのスイッチ特性

表 24: OSERDES のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

セッ ト アップ/ホールド

TOSDCK_D/TOSCKD_D

D 入力の CLKDIV に対するセット アップ/ホールド

0.42/0.03 0.45/0.03 0.63/0.03 0.63/0.08 0.63/0.03 0.44/–0.02 ns

TOSDCK_T/TOSCKD_T

(1)T 入力の CLK に対するセ ッ トアップ/ホールド

0.69/–0.13 0.73/–0.13 0.88/–0.13 0.88/–0.13 0.88/–0.13 0.66/–0.25 ns

TOSDCK_T2/TOSCKD_T2

(1)T 入力の CLKDIV に対するセット アップ/ホールド

0.31/–0.13 0.34/–0.13 0.39/–0.13 0.39/–0.13 0.39/–0.13 0.46/–0.25 ns

TOSCCK_OCE/TOSCKC_OCE

OCE 入力の CLK に対するセッ トアップ/ホールド

0.32/0.58 0.34/0.58 0.51/0.58 0.51/0.58 0.51/0.58 0.28/–0.04 ns

TOSCCK_S SR ( リセッ ト ) 入力の CLKDIV に対するセッ ト アップ

0.47 0.52 0.85 0.85 0.85 0.70 ns

TOSCCK_TCE/TOSCKC_TCE

TCE 入力の CLK に対するセッ トアップ/ホールド

0.32/0.01 0.34/0.01 0.51/0.01 0.51/0.10 0.51/0.01 0.24/0.00 ns

シーケンシャル遅延

TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延

0.40 0.42 0.48 0.48 0.48 0.54 ns

TOSCKO_TQ CLK から TQ までの Clock-to-Out遅延

0.47 0.49 0.56 0.56 0.56 0.63 ns

組み合わせ

TOSDO_TTQ T 入力から TQ 出力までの遅延 0.83 0.92 1.11 1.11 1.11 1.18 ns

注記:

1. TOSDCK_T2 および TOSCKD_T2 は、 タイ ミ ング レポートでは TOSDCK_T/TOSCKD_T と表示されます。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 25

入力/出力遅延のスイッチ特性

表 25: 入力/出力遅延のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

IDELAYCTRL

TDLYCCO_RDY IDELAYCTRL の リ セッ ト からレディ

3.67 3.67 3.67 3.67 3.67 3.67 µs

FIDELAYCTRL_REF REFCLK 周波数 = 200.00(1) 200.00 200.00 200.00 200.00 200.00 200.00 MHz

REFCLK 周波数 = 300.00(1) 300.00 300.00 300.00 300.00 300.00 300.00 MHz

REFCLK 周波数 = 400.00(1) 400.00 400.00 N/A N/A N/A N/A MHz

IDELAYCTRL_REF_PRECISION

REFCLK 精度 ±10 ±10 ±10 ±10 ±10 ±10 MHz

TIDELAYCTRL_RPW 小リセッ ト パルス幅 59.28 59.28 59.28 59.28 59.28 59.28 ns

IDELAY

TIDELAYRESOLUTION IDELAY チェーンの遅延精度 1/(32 x 2 x FREF) µs

TIDELAYPAT_JIT

ク ロ ッ ク パターンの遅延チェーンにおけ るパ ターン依存周期ジッター (2)

0 0 0 0 0 0 ps/タ ップ

ランダム データ パターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(3)

±5 ±5 ±5 ±5 ±5 ±5 ps/タ ップ

ランダム データ パターンの遅延チェーンにおけるパターン依存周期ジッター (PRBS 23)(4)

±9 ±9 ±9 ±9 ±9 ±9 ps/タ ップ

TIDELAY_CLK_MAX IDELAY への CLK 入力の 大周波数

680.00 680.00 600.00 600.00 600.00 520.00 MHz

TIDCCK_CE /TIDCKC_CE

CE ピンの C に対するセッ ト アップ/ホールド (IDELAY を使用)

0.12/0.11 0.16/0.13 0.21/0.16 0.21/0.16 0.21/0.16 0.14/0.16 ns

TIDCCK_INC/TIDCKC_INC

INC ピンの C に対するセッ トアップ/ホールド (IDELAY を使用)

0.12/0.16 0.14/0.18 0.16/0.22 0.16/0.23 0.16/0.22 0.10/0.23 ns

TIDCCK_RST/TIDCKC_RST

RST ピンの C に対するセッ トアップ/ホールド (IDELAY を使用)

0.15/0.09 0.16/0.11 0.18/0.14 0.18/0.14 0.18/0.14 0.22/0.19 ns

TIDDO_IDATAIN IDELAY の伝搬遅延 注記 5 注記 5 注記 5 注記 5 注記 5 注記 5 ps

注記:

1. タ ップ遅延の平均値は、 200MHz で 78ps、 300MHz で 52ps、 400MHz で 39ps です。

2. HIGH_PERFORMANCE モードが TRUE または FALSE の場合です。

3. HIGH_PERFORMANCE モードが TRUE の場合です。

4. HIGH_PERFORMANCE モードが FALSE の場合です。

5. 遅延は IDELAY タ ップの設定に依存します。 実際の値は、 タイ ミ ング レポート を参照して ください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 26

CLB のスイッチ特性

表 26: IO_FIFO のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

IO_FIFO の Clock-to-Out 遅延

TOFFCKO_DO RDCLK から Q 出力までの遅延

0.55 0.60 0.68 0.68 0.68 0.81 ns

TCKO_FLAGS ク ロ ッ クから IO_FIFO フラグまでの遅延

0.55 0.61 0.77 0.77 0.77 0.79 ns

セッ トアップ/ホールド

TCCK_D/TCKC_D D 入力から WRCLK 0.47/0.02 0.51/0.02 0.58/0.02 0.58/0.18 0.58/0.02 0.76/0.09 ns

TIFFCCK_WREN/TIFFCKC_WREN

WREN から WRCLK 0.42/–0.01 0.47/–0.01 0.53/–0.01 0.53/–0.01 0.53/–0.01 0.70/–0.05 ns

TOFFCCK_RDEN/TOFFCKC_RDEN

RDEN から RDCLK 0.53/0.02 0.58/0.02 0.66/0.02 0.66/0.02 0.66/0.02 0.79/–0.02 ns

最小パルス幅

TPWH_IO_FIFO RESET、RDCLK、WRCLK 1.62 2.15 2.15 2.15 2.15 2.15 ns

TPWL_IO_FIFO RESET、RDCLK、WRCLK 1.62 2.15 2.15 2.15 2.15 2.15 ns

最大周波数

FMAX RDCLK および WRCLK 266.67 200.00 200.00 200.00 200.00 200.00 MHz

表 27: CLB のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

組み合わせ遅延

TILO An – Dn LUT アドレスから A までの遅延

0.10 0.11 0.13 0.13 0.13 0.15 ns、 大

TILO_2 An – Dn LUT アドレスからAMUX/CMUX までの遅延

0.27 0.30 0.36 0.36 0.36 0.41 ns、 大

TILO_3 An – Dn LUT アドレスからBMUX_A までの遅延

0.42 0.46 0.55 0.55 0.55 0.65 ns、 大

TITO An – Dn 入力から A – DQ 出力までの遅延

0.94 1.05 1.27 1.27 1.27 1.51 ns、 大

TAXA AX 入力から AMUX 出力までの遅延 0.62 0.69 0.84 0.84 0.84 1.01 ns、 大

TAXB AX 入力から BMUX 出力までの遅延 0.58 0.66 0.83 0.83 0.83 0.98 ns、 大

TAXC AX 入力から CMUX 出力までの遅延 0.60 0.68 0.82 0.82 0.82 0.98 ns、 大

TAXD AX 入力から DMUX 出力までの遅延 0.68 0.75 0.90 0.90 0.90 1.08 ns、 大

TBXB BX 入力から BMUX 出力までの遅延 0.51 0.57 0.69 0.69 0.69 0.82 ns、 大

TBXD BX 入力から DMUX 出力までの遅延 0.62 0.69 0.82 0.82 0.82 0.99 ns、 大

TCXC CX 入力から CMUX 出力までの遅延 0.42 0.48 0.58 0.58 0.58 0.69 ns、 大

TCXD CX 入力から DMUX 出力までの遅延 0.53 0.59 0.71 0.71 0.71 0.86 ns、 大

TDXD DX 入力から DMUX 出力までの遅延 0.52 0.58 0.70 0.70 0.70 0.84 ns、 大

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 27

CLB 分散 RAM のスイッチ特性 (SLICEM のみ)

シーケンシャル遅延

TCKO ク ロ ッ クから AQ – DQ 出力までの遅延

0.40 0.44 0.53 0.53 0.53 0.62 ns、 大

TSHCKO ク ロ ッ クから AMUX – DMUX 出力までの遅延

0.47 0.53 0.66 0.66 0.66 0.73 ns、 大

クロック CLK 前後における CLB フリ ップフロップのセッ トアップ/ホールド タイム

TAS/TAH A – D フ リ ップフロ ップの AN – DN 入力から CLK

0.07/0.12 0.09/0.14 0.11/0.18 0.11/0.28 0.11/0.18 0.11/0.22 ns、 小

TDICK/TCKDI

A – D フ リ ップフロ ップの AX – DX 入力から CLK

0.06/0.19 0.07/0.21 0.09/0.26 0.09/0.35 0.09/0.26 0.09/0.33 ns、 小

MUX および/またはキ ャ リ ー ロジッ クを介する A – D フ リ ップフロ ップの AX – DX 入力から CLK

0.59/0.08 0.66/0.09 0.81/0.11 0.81/0.20 0.81/0.11 0.97/0.15 ns、 小

TCECK_CLB/TCKCE_CLB

A – D フ リ ップフロ ップの CE 入力から CLK

0.15/0.00 0.17/0.00 0.21/0.01 0.21/0.13 0.21/0.01 0.34/–0.01 ns、 小

TSRCK/TCKSR

A – D フ リ ップフロ ップの SR 入力から CLK

0.38/0.03 0.43/0.04 0.53/0.05 0.53/0.18 0.53/0.05 0.62/0.19 ns、 小

セッ ト /リセッ ト

TSRMIN SR 入力 小パルス幅 0.52 0.78 1.04 1.04 1.04 0.95 ns、 小

TRQ SR 入力から AQ – DQ フ リ ップフロ ップまでの遅延

0.53 0.59 0.71 0.71 0.71 0.83 ns、 大

TCEO CE 入力から AQ – DQ フ リ ップフロ ップまでの遅延

0.52 0.58 0.70 0.70 0.70 0.83 ns、 大

FTOG ト グル周波数 (エクスポート制御用) 1412 1286 1098 1098 1098 1098 MHz

表 28: CLB 分散 RAM のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

シーケンシャル遅延

TSHCKO ク ロ ッ クから A – B 出力までの遅延 0.98 1.09 1.32 1.32 1.32 1.54 ns、 大

TSHCKO_1 ク ロ ッ クから AMUX – BMUX 出力までの遅延

1.37 1.53 1.86 1.86 1.86 2.18 ns、 大

クロック CLK 前後におけるセッ トアップ タイムおよびホールド タイム

TDS_LRAM/TDH_LRAM

A – D 入力から CLK 0.54/0.28 0.60/0.30 0.72/0.35 0.72/0.37 0.72/0.35 0.96/0.40 ns、 小

TAS_LRAM/TAH_LRAM

An 入力からクロ ッ ク 0.27/0.55 0.30/0.60 0.37/0.70 0.37/0.71 0.37/0.70 0.43/0.71 ns、 小

MUX および/またはキャ リー ロジックを介する An 入力から クロ ッ ク

0.69/0.18 0.77/0.21 0.94/0.26 0.94/0.35 0.94/0.26 1.11/0.31 ns、 小

TWS_LRAM/TWH_LRAM

WE 入力からクロ ッ ク 0.38/0.10 0.43/0.12 0.53/0.17 0.53/0.17 0.53/0.17 0.62/0.13 ns、 小

表 27: CLB のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 28

CLB シフ ト レジスタのスイッチ特性 (SLICEM のみ)

TCECK_LRAM/TCKCE_LRAM

CE 入力から CLK 0.39/0.10 0.44/0.11 0.53/0.17 0.53/0.17 0.53/0.17 0.63/0.12 ns、 小

クロック CLK

TMPW_LRAM 小パルス幅 1.05 1.13 1.25 1.25 1.25 1.61 ns、 小

TMCP 小クロ ッ ク周期 2.10 2.26 2.50 2.50 2.50 3.21 ns、 小

注記:

1. TSHCKO は CLK から XMUX 出力までの遅延も表します。 タイ ミ ング レポートで、 CLK から XMUX までのパスを参照してください。

表 29: CLB シフ ト レジスタのスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

シーケンシャル遅延

TREG ク ロ ッ クから A – D 出力までの遅延

1.19 1.33 1.61 1.61 1.61 1.89 ns、大

TREG_MUX ク ロ ッ クから AMUX – DMUX 出力までの遅延

1.58 1.77 2.15 2.15 2.15 2.53 ns、大

TREG_M31 ク ロ ッ クから M31 出力を介したDMUX

1.12 1.23 1.46 1.46 1.46 1.68 ns、大

クロック CLK 前後におけるセッ トアップ タイムおよびホールド タイム

TWS_SHFREG/TWH_SHFREG

WE 入力 0.37/0.10 0.41/0.12 0.51/0.17 0.51/0.17 0.51/0.17 0.59/0.13 ns、小

TCECK_SHFREG/TCKCE_SHFREG

CE 入力から CLK 0.37/0.10 0.42/0.11 0.52/0.17 0.52/0.17 0.52/0.17 0.60/0.12 ns、小

TDS_SHFREG/TDH_SHFREG

A – D 入力から CLK 0.33/0.34 0.37/0.37 0.44/0.43 0.44/0.44 0.44/0.43 0.54/0.55 ns、小

クロック CLK

TMPW_SHFREG 小パルス幅 0.77 0.86 0.98 0.98 0.98 1.22 ns、小

表 28: CLB 分散 RAM のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 29

ブロック RAM および FIFO のスイッチ特性

表 30: ブロック RAM および FIFO のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

ブロック RAM および FIFO の Clock-to-Out 遅延

TRCKO_DO および

TRCKO_DO_REG(1)

ク ロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタなし )(2)(3)

1.85 2.13 2.46 2.46 2.46 2.87 ns、 大

クロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタあ り )(4)(5)

0.64 0.74 0.89 0.89 0.89 1.02 ns、 大

TRCKO_DO_ECC および

TRCKO_DO_ECC_REG

ECC を使用した場合のクロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタなし )(2)(3)

2.77 3.04 3.84 3.84 3.84 5.30 ns、 大

ECC を使用した場合のクロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタあ り )(4)(5)

0.73 0.81 0.94 0.94 0.94 1.11 ns、 大

TRCKO_DO_CASCOUT

および

TRCKO_DO_CASCOUT_REG

カスケード接続した場合のクロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタなし )(2)

2.61 2.88 3.30 3.30 3.30 3.76 ns、 大

カスケード接続した場合のクロ ッ ク CLK からDOUT 出力までの遅延 (出力レジスタあ り )(4)

1.16 1.28 1.46 1.46 1.46 1.56 ns、 大

TRCKO_FLAGS ク ロ ッ ク CLK から FIFOフラグ出力までの遅延(6)

0.76 0.87 1.05 1.05 1.05 1.14 ns、 大

TRCKO_POINTERS ク ロ ッ ク CLK から FIFO ポインター出力までの遅延(7)

0.94 1.02 1.15 1.15 1.15 1.30 ns、 大

TRCKO_PARITY_ECC エンコード専用モードのECC を使用した場合のクロ ッ ク CLK からECCPARITY までの遅延

0.78 0.85 0.94 0.94 0.94 1.10 ns、 大

TRCKO_SDBIT_ECC

および

TRCKO_SDBIT_ECC_REG

ク ロ ッ ク CLK からBITERR 出力までの遅延(出力レジスタなし )

2.56 2.81 3.55 3.55 3.55 4.90 ns、 大

クロ ッ ク CLK からBITERR 出力までの遅延(出力レジスタあ り )

0.68 0.76 0.89 0.89 0.89 1.05 ns、 大

TRCKO_RDADDR_ECC

および

TRCKO_RDADDR_ECC_REG

ECC を使用した場合のクロ ッ ク CLK からRDADDR 出力までの遅延 (出力レジスタなし )

0.75 0.88 1.07 1.07 1.07 1.15 ns、 大

ECC を使用した場合のクロ ッ ク CLK からRDADDR 出力までの遅延 (出力レジスタあ り )

0.84 0.93 1.08 1.08 1.08 1.29 ns、 大

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 30

クロック CLK 前後におけるセッ トアップ タイムおよびホールド タイム

TRCCK_ADDRA/TRCKC_ADDRA

ADDR 入力(8) 0.45/0.31 0.49/0.33 0.57/0.36 0.57/0.52 0.57/0.36 0.77/0.45 ns、 小

TRDCK_DI_WF_NC/TRCKD_DI_WF_NC

ブロック RAM をWRITE_FIRST またはNO_CHANGE モードにコンフィギュレーショ ンした場合のデータ入力セッ トアップ/ホールド タイム(9)

0.58/0.60 0.65/0.63 0.74/0.67 0.74/0.67 0.74/0.67 0.92/0.76 ns、 小

TRDCK_DI_RF/TRCKD_DI_RF

ブロック RAM をREAD_FIRST モードにコンフィギュレーショ ンする場合のデータ入力セッ トアップ/ホールド タイム(9)

0.20/0.29 0.22/0.34 0.25/0.41 0.25/0.50 0.25/0.41 0.29/0.38 ns、 小

TRDCK_DI_ECC/TRCKD_DI_ECC

標準モー ド のブ ロ ッ クRAM ECC を使用した場合の DIN 入力(9)

0.50/0.43 0.55/0.46 0.63/0.50 0.63/0.50 0.63/0.50 0.78/0.54 ns、 小

TRDCK_DI_ECCW/TRCKD_DI_ECCW

ブロ ッ ク RAM ECC エンコードのみを使用した場合の DIN 入力(9)

0.93/0.43 1.02/0.46 1.17/0.50 1.17/0.50 1.17/0.50 1.38/0.48 ns、 小

TRDCK_DI_ECC_FIFO/TRCKD_DI_ECC_FIFO

標準モードの FIFO ECC を使用した場合の DIN 入力(9)

1.04/0.56 1.15/0.59 1.32/0.64 1.32/0.64 1.32/0.64 1.55/0.77 ns、 小

TRCCK_INJECTBITERR/TRCKC_INJECTBITERR

ECC モードでシングル/ダブル ビッ ト エラーを挿入

0.58/0.35 0.64/0.37 0.74/0.40 0.74/0.52 0.74/0.40 0.92/0.48 ns、 小

TRCCK_EN/TRCKC_EN ブロック RAM のイネーブル (EN) 入力

0.35/0.20 0.39/0.21 0.45/0.23 0.45/0.41 0.45/0.23 0.57/0.26 ns、 小

TRCCK_REGCE/TRCKC_REGCE

出力レジスタの CE 入力 0.24/0.15 0.29/0.15 0.36/0.16 0.36/0.39 0.36/0.16 0.40/0.19 ns、 小

TRCCK_RSTREG/TRCKC_RSTREG

同期 RSTREG 入力 0.29/0.07 0.32/0.07 0.35/0.07 0.35/0.17 0.35/0.07 0.41/0.07 ns、 小

TRCCK_RSTRAM/TRCKC_RSTRAM

同期 RSTRAM 入力 0.32/0.42 0.34/0.43 0.36/0.46 0.36/0.57 0.36/0.46 0.40/0.47 ns、 小

TRCCK_WEA/TRCKC_WEA

ライ ト イネーブル (WE) 入力 (ブロック RAM のみ)

0.44/0.18 0.48/0.19 0.54/0.20 0.54/0.42 0.54/0.20 0.64/0.23 ns、 小

TRCCK_WREN/TRCKC_WREN

WREN FIFO 入力 0.46/0.30 0.46/0.35 0.47/0.43 0.47/0.43 0.47/0.43 0.77/0.44 ns、 小

TRCCK_RDEN/TRCKC_RDEN

RDEN FIFO 入力 0.42/0.30 0.43/0.35 0.43/0.43 0.43/0.62 0.43/0.43 0.71/0.50 ns、 小

リセッ ト遅延

TRCO_FLAGS リセッ ト RST から FIFO フラグ/ポインターまでの遅延(10)

0.90 0.98 1.10 1.10 1.10 1.25 ns、 大

TRREC_RST/TRREM_RST

FIFO リセッ ト リ カバリおよび削除タイ ミ ング(11)

1.87/–0.81 2.07/–0.81 2.37/–0.81 2.37/–0.58 2.37/–0.81 2.44/–0.71 ns、 大

表 30: ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 31

最大周波数

FMAX_BRAM_WF_NC SDP RF モード でない場合のブロ ッ ク RAM(Write First および No Change モード )

509.68 460.83 388.20 388.20 388.20 315.66 MHz

FMAX_BRAM_RF_

PERFORMANCE

SDP RF モードの場合のブロッ ク RAM (Read First および Performance モード )、ポート A とポート B 間でアドレス重複なし

509.68 460.83 388.20 388.20 388.20 315.66 MHz

FMAX_BRAM_RF_

DELAYED_WRITE

SDP RF モードのブロッ クRAM (Read First, DelayedWrite モード )、ポート A とポー ト B 間でアド レス重複の可能性あり

447.63 404.53 339.67 339.67 339.67 268.96 MHz

FMAX_CAS_WF_NC カスケード接続の場合のブロ ッ ク RAM (Write First、No Change モード)、RF モードではない

467.07 418.59 345.78 345.78 345.78 273.30 MHz

FMAX_CAS_RF_

PERFORMANCE

RF モードでカスケード接続 さ れて い る 場合のブロ ッ ク RAM (Read First、Performance モード )、 アド レス重複の可能性はなし /1 つのポートが無効

467.07 418.59 345.78 345.78 345.78 273.30 MHz

FMAX_CAS_RF_

DELAYED_WRITE

RF モードでカスケード接続されている場合、ポートA とポート B 間でアドレス重複の可能性あ り

405.35 362.19 297.35 297.35 297.35 226.60 MHz

FMAX_FIFO ECC を使用しない場合のすべてのモードの FIFO

509.68 460.83 388.20 388.20 388.20 315.66 MHz

FMAX_ECC ECC コ ンフ ィ ギ ュ レーシ ョ ンのブロ ッ ク RAM および FIFO

410.34 365.10 297.53 297.53 297.53 215.38 MHz

注記:

1. タイ ミ ング レポートでは、 すべてのパラ メーターが TRCKO_DO と表示されます。

2. TRCKO_DOR には B ポートに相当するタイ ミ ング パラ メーターのほかに、 TRCKO_DOW、 TRCKO_DOPR、 および TRCKO_DOPW が含まれます。

3. これらのパラ メーターは、 DO_REG = 0 に設定された同期 FIFO にも適用されます。

4. TRCKO_DO には B ポートに相当するタイ ミ ング パラ メーターのほかに、 TRCKO_DOP が含まれます。

5. これらのパラ メーターは、 DO_REG = 1 に設定されたマルチレート (非同期) FIFO および同期 FIFO にも適用されます。

6. TRCKO_FLAGS には、 TRCKO_AEMPTY、 TRCKO_AFULL、 TRCKO_EMPTY、 TRCKO_FULL、 TRCKO_RDERR、 TRCKO_WRERR が含まれます。

7. TRCKO_POINTERS には、 TRCKO_RDCOUNT および TRCKO_WRCOUNT の両方が含まれます。

8. ADDR のセッ ト アップおよびホールド タイムは、 WE が無効の場合でも、 EN がアサート される と きに満たされている必要があ り ます。 満たされ

ていないと、 ブロ ッ ク RAM データが破損する可能性があ り ます。

9. これらのパラ メーターには、 A 入力と B 入力、 およびそれらのパリティ入力が含まれます。

10. TRCO_FLAGS には、 AEMPTY、 AFULL、 EMPTY、 FULL、 RDERR、 WRERR、 RDCOUNT、 および WRCOUNT が含まれます。

11. RDEN および WREN は、 リセッ ト前から終了するまでの間 Low に保持しておく必要があ り ます。 FIFO のリセッ トは、 も低速のクロ ッ ク

(WRCLK または RDCLK) の少なく と も立ち上がりエッジ 5 回分アサートする必要があ り ます。

表 30: ブロック RAM および FIFO のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 32

DSP48E1 のスイッチ特性

表 31: DSP48E1 のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

データ /制御ピンから入力レジスタ クロックに対するセッ トアップ タイムおよびホールド タイム

TDSPDCK_A_AREG/ TDSPCKD_A_AREG

A 入力から A レジスタ CLK 0.26/0.12

0.30/0.13

0.37/0.14

0.37/0.28

0.37/0.14

0.45/0.14

ns

TDSPDCK_B_BREG/TDSPCKD_B_BREG

B 入力から B レジスタ CLK 0.33/0.15

0.38/0.16

0.45/0.18

0.45/0.25

0.45/0.18

0.60/0.19

ns

TDSPDCK_C_CREG/TDSPCKD_C_CREG

C 入力から C レジスタ CLK 0.17/0.17

0.20/0.19

0.24/0.21

0.24/0.26

0.24/0.21

0.34/0.29

ns

TDSPDCK_D_DREG/TDSPCKD_D_DREG

D 入力から D レジスタ CLK 0.25/0.25

0.32/0.27

0.42/0.27

0.42/0.42

0.42/0.27

0.54/0.23

ns

TDSPDCK_ACIN_AREG/TDSPCKD_ACIN_AREG

ACIN 入力から A レジスタ CLK 0.23/0.12

0.27/0.13

0.32/0.14

0.32/0.17

0.32/0.14

0.36/0.14

ns

TDSPDCK_BCIN_BREG/TDSPCKD_BCIN_BREG

BCIN 入力から B レジスタ CLK 0.25/0.15

0.29/0.16

0.36/0.18

0.36/0.18

0.36/0.18

0.41/0.19

ns

データ ピンからパイプライン レジスタ クロックに対するセッ トアップ タイムおよびホールド タイム

TDSPDCK_{A, B}_MREG_MULT/ TDSPCKD_{A, B}_MREG_MULT

{A、 B} 入力から M レジス タCLK (乗算器を使用)

2.40/-0.01

2.76/-0.01

3.29/-0.01

3.29/-0.01

3.29/-0.01

4.31/-0.07

ns

TDSPDCK_{A, D}_ADREG/ TDSPCKD_{A, D}_ADREG

{A、 D} 入力から AD レジスタCLK

1.29/-0.02

1.48/-0.02

1.76/-0.02

1.76/-0.02

1.76/-0.02

2.29/-0.27

ns

データ /制御ピンから出力レジスタ クロックに対するセッ トアップ タイムおよびホールド タイム

TDSPDCK_{A, B}_PREG_MULT/ TDSPCKD_{A, B} _PREG_MULT

{A、 B} 入力から P レジス タCLK (乗算器を使用)

4.02/-0.28

4.60/-0.28

5.48/-0.28

5.48/-0.28

5.48/-0.28

6.95/-0.48

ns

TDSPDCK_D_PREG_MULT/ TDSPCKD_D_PREG_MULT

D 入力から P レジスタ CLK (乗算器を使用)

3.93/-0.73

4.50/-0.73

5.35/-0.73

5.35/-0.73

5.35/-0.73

6.73/-1.68

ns

TDSPDCK_{A, B} _PREG/TDSPCKD_{A, B} _PREG

A または B 入力から P レジスタ CLK (乗算器は未使用)

1.73/-0.28

1.98/-0.28

2.35/-0.28

2.35/-0.28

2.35/-0.28

2.80/-0.48

ns

TDSPDCK_C_PREG/ TDSPCKD_C_PREG

C 入力から P レジスタ CLK (乗算器は未使用)

1.54/-0.26

1.76/-0.26

2.10/-0.26

2.10/-0.26

2.10/-0.26

2.54/-0.45

ns

TDSPDCK_PCIN_PREG/ TDSPCKD_PCIN_PREG

PCIN 入力から P レジスタ CLK 1.32/-0.15

1.51/-0.15

1.80/-0.15

1.80/-0.15

1.80/-0.15

2.13/-0.25

ns

CE ピンのセッ トアップ タイムおよびホールド タイム

TDSPDCK_{CEA;CEB}_{AREG;BREG}/ TDSPCKD_{CEA;CEB}_{AREG;BREG}

{CEA、CEB} 入力から {A、B}レジスタ CLK

0.35/0.06

0.42/0.08

0.52/0.11

0.52/0.11

0.52/0.11

0.64/0.11

ns

TDSPDCK_CEC_CREG/ TDSPCKD_CEC_CREG

CEC 入力から C レジスタ CLK 0.28/0.10

0.34/0.11

0.42/0.13

0.42/0.13

0.42/0.13

0.49/0.16

ns

TDSPDCK_CED_DREG/ TDSPCKD_CED_DREG

CED 入力から D レジスタ CLK 0.36/-0.03

0.43/-0.03

0.52/-0.03

0.52/-0.03

0.52/-0.03

0.68/0.14

ns

TDSPDCK_CEM_MREG/ TDSPCKD_CEM_MREG

CEM 入力から M レジスタ CLK 0.17/0.18

0.21/0.20

0.27/0.23

0.27/0.23

0.27/0.23

0.45/0.29

ns

TDSPDCK_CEP_PREG/ TDSPCKD_CEP_PREG

CEP 入力から P レジスタ CLK 0.36/0.01

0.43/0.01

0.53/0.01

0.53/0.01

0.53/0.01

0.63/0.00

ns

RST ピンのセッ トアップ タイムおよびホールド タイム

TDSPDCK_{RSTA; RSTB}_{AREG; BREG}/TDSPCKD_{RSTA; RSTB}_{AREG; BREG}

{RSTA、 RSTB} 入力から {A、B} レジスタ CLK

0.41/0.11

0.46/0.13

0.55/0.15

0.55/0.24

0.55/0.15

0.63/0.40

ns

TDSPDCK_RSTC_CREG/ TDSPCKD_RSTC_CREG

RSTC 入力から C レジスタ CLK 0.07/0.10

0.08/0.11

0.09/0.12

0.09/0.25

0.09/0.12

0.13/0.11

ns

Page 33: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 33

TDSPDCK_RSTD_DREG/ TDSPCKD_RSTD_DREG

RSTD 入力から D レジスタ CLK 0.44/0.07

0.50/0.08

0.59/0.09

0.59/0.09

0.59/0.09

0.67/0.08

ns

TDSPDCK_RSTM_MREG/ TDSPCKD_RSTM_MREG

RSTM 入力から M レジスタ CLK 0.21/0.22

0.23/0.24

0.27/0.28

0.27/0.28

0.27/0.28

0.28/0.35

ns

TDSPDCK_RSTP_PREG/ TDSPCKD_RSTP_PREG

RSTP 入力から P レジスタ CLK 0.27/0.01

0.30/0.01

0.35/0.01

0.35/0.03

0.35/0.01

0.43/0.00

ns

入力ピンから出力ピンまでの組み合わせ遅延

TDSPDO_A_CARRYOUT_MULT A 入力から CARRYOUT 出力 (乗算器を使用)

3.79 4.35 5.18 5.18 5.18 6.61 ns

TDSPDO_D_P_MULT D 入力から P 出力 (乗算器を使用) 3.72 4.26 5.07 5.07 5.07 6.41 ns

TDSPDO_B_P B 入力から P 出力 (乗算器は未使用)

1.53 1.75 2.08 2.08 2.08 2.48 ns

TDSPDO_C_P C 入力から P 出力 1.33 1.53 1.82 1.82 1.82 2.22 ns

入力ピンからカスケード接続された出力ピンまでの組み合わせ遅延

TDSPDO_{A; B}_{ACOUT; BCOUT} {A、 B} 入力から {ACOUT、BCOUT} 出力

0.55 0.63 0.74 0.74 0.74 0.87 ns

TDSPDO_{A, B}_CARRYCASCOUT_MULT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器を使用)

4.06 4.65 5.54 5.54 5.54 7.03 ns

TDSPDO_D_CARRYCASCOUT_MULT D 入力から CARRYCASCOUT出力 (乗算器を使用)

3.97 4.54 5.40 5.40 5.40 6.81 ns

TDSPDO_{A, B}_CARRYCASCOUT {A、 B} 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.77 2.03 2.41 2.41 2.41 2.88 ns

TDSPDO_C_CARRYCASCOUT C 入力から CARRYCASCOUT出力

1.58 1.81 2.15 2.15 2.15 2.62 ns

カスケード接続された入力ピンからすべての出力ピンまでの組み合わせ遅延

TDSPDO_ACIN_P_MULT ACIN 入力から P 出力 (乗算器を使用)

3.65 4.19 5.00 5.00 5.00 6.40 ns

TDSPDO_ACIN_P ACIN 入力から P 出力 (乗算器は未使用)

1.37 1.57 1.88 1.88 1.88 2.44 ns

TDSPDO_ACIN_ACOUT ACIN 入力から ACOUT 出力までの遅延

0.38 0.44 0.53 0.53 0.53 0.63 ns

TDSPDO_ACIN_CARRYCASCOUT_MULT ACIN 入力からCARRYCASCOUT 出力 (乗算器を使用)

3.90 4.47 5.33 5.33 5.33 6.79 ns

TDSPDO_ACIN_CARRYCASCOUT ACIN 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.61 1.85 2.21 2.21 2.21 2.84 ns

TDSPDO_PCIN_P PCIN 入力から P 出力 1.11 1.28 1.52 1.52 1.52 1.82 ns

TDSPDO_PCIN_CARRYCASCOUT PCIN 入力からCARRYCASCOUT 出力

1.36 1.56 1.85 1.85 1.85 2.21 ns

出力レジスタ クロックから出力ピンまでの Clock-to-OutTDSPCKO_P_PREG CLK PREG から P 出力 0.33 0.37 0.44 0.44 0.44 0.54 ns

TDSPCKO_CARRYCASCOUT_PREG CLK PREG からCARRYCASCOUT 出力

0.52 0.59 0.69 0.69 0.69 0.84 ns

表 31: DSP48E1 のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

Page 34: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 34

パイプライン レジスタ クロックから出力ピンまでの Clock-to-OutputTDSPCKO_P_MREG CLK MREG から P 出力 1.68 1.93 2.31 2.31 2.31 2.73 ns

TDSPCKO_CARRYCASCOUT_MREG CLK MREG からCARRYCASCOUT 出力

1.92 2.21 2.64 2.64 2.64 3.12 ns

TDSPCKO_P_ADREG_MULT CLK ADREG 入力から P 出力 (乗算器を使用)

2.72 3.10 3.69 3.69 3.69 4.60 ns

TDSPCKO_CARRYCASCOUT_ADREG_

MULT

CLK ADREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

2.96 3.38 4.02 4.02 4.02 4.99 ns

入力レジスタ クロックから出力ピンまでの Clock-to-OutputTDSPCKO_P_AREG_MULT CLK AREG 入力から P 出力

(乗算器を使用)3.94 4.51 5.37 5.37 5.37 6.84 ns

TDSPCKO_P_BREG CLK BREG 入力から P 出力 (乗算器は未使用)

1.64 1.87 2.22 2.22 2.22 2.65 ns

TDSPCKO_P_CREG CLK CREG 入力から P 出力 (乗算器は未使用)

1.69 1.93 2.30 2.30 2.30 2.81 ns

TDSPCKO_P_DREG_MULT CLK DREG 入力から P 出力 (乗算器を使用)

3.91 4.48 5.32 5.32 5.32 6.77 ns

入力レジスタ クロックからカスケード接続された出力ピンまでの Clock-to-OutputTDSPCKO_{ACOUT; BCOUT}_

{AREG; BREG}

CLK (ACOUT、 BCOUT) 入力から {A、 B} レジスタ出力

0.64 0.73 0.87 0.87 0.87 1.02 ns

TDSPCKO_CARRYCASCOUT_{AREG,

BREG}_MULT

CLK (AREG、 BREG) からCARRYCASCOUT 出力 (乗算器を使用)

4.19 4.79 5.70 5.70 5.70 7.24 ns

TDSPCKO_CARRYCASCOUT_ BREG CLK BREG 入力からCARRYCASCOUT 出力 (乗算器は未使用)

1.88 2.15 2.55 2.55 2.55 3.04 ns

TDSPCKO_CARRYCASCOUT_ DREG_MULT CLK DREG 入力からCARRYCASCOUT 出力 (乗算器を使用)

4.16 4.76 5.65 5.65 5.65 7.17 ns

TDSPCKO_CARRYCASCOUT_ CREG CLK CREG からCARRYCASCOUT 出力

1.94 2.21 2.63 2.63 2.63 3.20 ns

最大周波数

FMAX すべてのレジスタを使用 628.93 550.66 464.25 464.25 464.25 363.77 MHz

FMAX_PATDET パターン検出器を使用 531.63 465.77 392.93 392.93 392.93 310.08 MHz

FMAX_MULT_NOMREG 2 つのレジスタ付き乗算器(MREG なし )

349.28 305.62 257.47 257.47 257.47 210.44 MHz

FMAX_MULT_NOMREG_PATDET 2 つのレジスタ付き乗算器(MREG なし、パターン検出あり )

317.26 277.62 233.92 233.92 233.92 191.28 MHz

FMAX_PREADD_MULT_NOADREG ADREG なし 397.30 346.26 290.44 290.44 290.44 223.26 MHz

FMAX_PREADD_MULT_NOADREG_

PATDET

ADREG なし (パターン検出あり ) 397.30 346.26 290.44 290.44 290.44 223.26 MHz

FMAX_NOPIPELINEREG パイプライン レジスタなし(MREG、 ADREG)

260.01 227.01 190.69 190.69 190.69 150.13 MHz

FMAX_NOPIPELINEREG_PATDET パイプライン レジスタなし(MREG、 ADREG) (パターン検出あ り )

241.72 211.15 177.43 177.43 177.43 140.10 MHz

表 31: DSP48E1 のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

Page 35: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 35

クロック バッファーおよびネッ トワーク

表 32: グローバル クロックのスイッチ特性 (BUFGCTRL を含む)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TBCCCK_CE/

TBCCKC_CE(1)

CE ピンのセッ ト アップ/ホールド 0.12/0.39 0.13/0.40 0.16/0.41 0.16/0.83 0.16/0.41 0.31/0.67 ns

TBCCCK_S/

TBCCKC_S(1)

S ピンのセッ ト アップ/ホールド 0.12/0.39 0.13/0.40 0.16/0.41 0.16/0.83 0.16/0.41 0.31/0.67 ns

TBCCKO_O(2) I0/I1 から O までの BUFGCTRL 遅延 0.08 0.09 0.10 0.10 0.10 0.14 ns

最大周波数

FMAX_BUFG グローバル クロック ツ リー (BUFG) 628.00 628.00 464.00 464.00 464.00 394.00 MHz

注記:

1. TBCCCK_CE および TBCCKC_CE は、 ク ロ ッ クの切り替え時にグローバル ク ロ ッ クの動作でグ リ ッチが発生しないよ うにするため、 仕様を満たす

必要があ り ます。 BUFGMUX プ リ ミ テ ィブではグ リ ッチが発生しないため、 これらのパラ メーターは適用されません。 その他のグローバル クロ ッ クのセッ ト アップおよびホールド タイムはオプシ ョ ンです。 この要件を満たす必要があるのは、 ク ロ ッ クの切り替え時にサイ クルごとにデバ

イス動作をシ ミ ュレーシ ョ ンと一致させる必要がある場合のみです。

2. TBGCKO_O (I0 から O までの BUFG 遅延) の値は、 TBCCKO_O の値と同じです。

表 33: 入力/出力クロックのスイッチ特性 (BUFIO)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TBIOCKO_O I から O までの Clock-to-Out 遅延 1.11 1.26 1.54 1.54 1.54 1.56 ns

最大周波数

FMAX_BUFIO I/O ク ロ ッ ク ツ リー (BUFIO) 680.00 680.00 600.00 600.00 600.00 600.00 MHz

表 34: リージ ョナル クロック バッファーのスイッチ特性 (BUFR)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TBRCKO_O I から O までの Clock-to-Out 遅延 0.64 0.76 0.99 0.99 0.99 1.24 ns

TBRCKO_O_BYPDivide Bypass 属性設定時の I からO までの Clock-to-Out 遅延

0.34 0.39 0.52 0.52 0.52 0.72 ns

TBRDO_O CLR から O までの伝搬遅延 0.81 0.85 1.09 1.09 1.09 0.96 ns

最大周波数

FMAX_BUFR(1) リージ ョナル ク ロ ッ ク ツ リー

(BUFR)420.00 375.00 315.00 315.00 315.00 315.00 MHz

注記:

1. BUFR および BUFMR への 大入力周波数は BUFIO FMAX 周波数です。

Page 36: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 36

表 35: 水平クロック バッファーのスイッチ特性 (BUFH)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TBHCKO_O I から O までの BUFH の遅延 0.10 0.11 0.13 0.13 0.13 0.16 ns

TBHCCK_CE/TBH

CKC_CECE ピンのセッ ト アップ/ホールド

0.19/0.13 0.22/0.15 0.28/0.21 0.28/0.42 0.28/0.21 0.35/0.25 ns

最大周波数

FMAX_BUFH 水平クロ ッ ク バッファー (BUFH) 628.00 628.00 464.00 464.00 464.00 394.00 MHz

表 36: デューティ サイクルのずれおよびクロック ツリーのスキュー

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1Q/-1M - 1LI - 2LE

TDCD_CLK グローバル ク ロ ッ ク ツ リーのデューティ サイクルのずれ(1)

すべて 0.20 0.20 0.20 N/A 0.20 0.25 ns

TCKSKEW グローバル ク ロ ッ ク ツ リーのスキュー (2)

XC7A12T 0.26 0.26 0.26 N/A 0.26 0.33 ns

XC7A15T 0.26 0.26 0.26 N/A 0.26 0.33 ns

XC7A25T 0.26 0.26 0.26 N/A 0.26 0.33 ns

XC7A35T 0.26 0.26 0.26 N/A 0.26 0.33 ns

XC7A50T 0.26 0.26 0.26 N/A 0.26 0.33 ns

XC7A75T 0.27 0.33 0.36 N/A 0.36 0.48 ns

XC7A100T 0.27 0.33 0.36 N/A 0.36 0.48 ns

XC7A200T 0.40 0.48 0.54 N/A 0.54 0.69 ns

XA7A12T N/A 0.26 0.26 0.26 N/A N/A ns

XA7A15T N/A 0.26 0.26 0.26 N/A N/A ns

XA7A25T N/A 0.26 0.26 0.26 N/A N/A ns

XA7A35T N/A 0.26 0.26 0.26 N/A N/A ns

XA7A50T N/A 0.26 0.26 0.26 N/A N/A ns

XA7A75T N/A 0.33 0.36 0.36 N/A N/A ns

XA7A100T N/A 0.33 0.36 0.36 N/A N/A ns

XQ7A50T N/A 0.26 0.26 0.26 0.26 N/A ns

XQ7A100T N/A 0.33 0.36 0.36 0.36 N/A ns

XQ7A200T N/A 0.48 0.54 0.54 0.54 N/A ns

TDCD_BUFIO I/O ク ロ ッ ク ツ リーのデューティ サイクルのずれ

すべて 0.14 0.14 0.14 0.14 0.14 0.14 ns

TBUFIOSKEW 1 ク ロ ッ ク領域内での I/O ク ロ ッ ク ツ リー スキュー

すべて 0.03 0.03 0.03 0.03 0.03 0.03 ns

TDCD_BUFR リージ ョナル ク ロ ッ ク ツ リーのデューティ サイクルのずれ

すべて 0.18 0.18 0.18 0.18 0.18 0.18 ns

注記:

1. これらのパラ メーターは、 I/O フ リ ップフロ ップで計測されるデューティ サイクルのずれのワース ト ケースです。 IBIS を使用する と、 すべての

I/O 規格の立ち上がり /立ち下がり時間が非対称であるために生じるデューティ サイ クルのずれを計測できます。

2. TCKSKEW 値は、順次 I/O エレ メン ト間で計測されるク ロ ッ ク ツ リー スキューのワース ト ケースです。 I/O レジスタが近接し、入力がクロ ッ ク ツリーの同じ分岐または近接する分岐にある場合は、ク ロ ッ ク ツ リー スキューが大幅に削減されます。特定のアプリ ケーシ ョ ンのクロ ッ ク スキュー

値を得るには、 ザイ リ ンクスの Timing Analyzer ツールを使用してください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 37

MMCM のスイッチ特性

表 37: MMCM のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

MMCM_FINMAX 大入力クロ ッ ク周波数 800.00 800.00 800.00 800.00 800.00 MHz

MMCM_FINMIN 小入力クロ ッ ク周波数 10.00 10.00 10.00 10.00 10.00 MHz

MMCM_FINJITTER 大入力クロ ッ ク周期ジッター クロ ッ ク入力周期の 20% 以内または 大 1ns

MMCM_FINDUTY 入力デューティ サイクル許容範囲: 10 ~ 49MHz

25 25 25 25 25 %

入力デューティ サイクル許容範囲: 50 ~ 199MHz

30 30 30 30 30 %

入力デューティ サイクル許容範囲:200 ~ 399MHz

35 35 35 35 35 %

入力デューティ サイクル許容範囲:400 ~ 499MHz

40 40 40 40 40 %

入力デューティ サイクル許容範囲: > 500MHz

45 45 45 45 45 %

MMCM_FMIN_PSCLK 小可変位相シフ ト ク ロ ッ ク周波数 0.01 0.01 0.01 0.01 0.01 MHz

MMCM_FMAX_PSCLK 大可変位相シフ ト ク ロ ッ ク周波数 550.00 500.00 450.00 450.00 450.00 MHz

MMCM_FVCOMIN 小 MMCM VCO 周波数 600.00 600.00 600.00 600.00 600.00 MHz

MMCM_FVCOMAX 大 MMCM VCO 周波数 1600.00 1440.00 1200.00 1200.00 1200.00 MHz

MMCM_FBANDWIDTH 標準 Low MMCM 帯域幅(1) 1.00 1.00 1.00 1.00 1.00 MHz

標準 High MMCM 帯域幅(1) 4.00 4.00 4.00 4.00 4.00 MHz

MMCM_TSTATPHAOFFSET MMCM 出力のスタティ ッ ク位相オフセッ ト (2)

0.12 0.12 0.12 0.12 0.12 ns

MMCM_TOUTJITTER MMCM 出力ジッ ター 注記 3

MMCM_TOUTDUTY MMCM 出力クロ ッ クのデューティ サイクル精度(4)

0.20 0.20 0.20 0.20 0.25 ns

MMCM_TLOCKMAX MMCM 大ロッ ク時間 100.00 100.00 100.00 100.00 100.00 µs

MMCM_FOUTMAX MMCM 大出力周波数 800.00 800.00 800.00 800.00 800.00 MHz

MMCM_FOUTMIN MMCM 小出力周波数(5)(6) 4.69 4.69 4.69 4.69 4.69 MHz

MMCM_TEXTFDVAR 外部クロ ッ ク フ ィードバッ クの変動 クロ ッ ク入力周期の 20% 以内または 大 1ns

MMCM_RSTMINPULSE 小リセッ ト パルス幅 5.00 5.00 5.00 5.00 5.00 ns

MMCM_FPFDMAX PFD (位相周波数検出器) での 大周波数 550.00 500.00 450.00 450.00 450.00 MHz

MMCM_FPFDMIN PFD (位相周波数検出器) での 小周波数 10.00 10.00 10.00 10.00 10.00 MHz

MMCM_TFBDELAY フ ィードバッ ク パスでの 大遅延 大 3ns または CLKIN の 1 サイクル

MMCM スイッチ特性のセッ トアップおよびホールド

TMMCMDCK_PSEN/TMMCMCKD_PSEN

位相シフ ト イネーブルのセッ ト ア ップ/ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMDCK_PSINCDEC/TMMCMCKD_PSINCDEC

位相シフ ト インク リ メ ン ト /デク リ メン トのセッ ト アップ/ホールド

1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 1.04/0.00 ns

TMMCMCKO_PSDONE PSDONE の位相シフ ト Clock-to-Out 0.59 0.68 0.81 0.81 0.78 ns

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 38

PLL のスイッチ仕様

DCLK 前後の MMCM の DRP (ダイナミ ック リ コンフ ィギュレーシ ョ ン ポート )

TMMCMDCK_DADDR/TMMCMCKD_DADDR

DADDR セッ ト アップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TMMCMDCK_DI/TMMCMCKD_DI

DI セッ ト アップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TMMCMDCK_DEN/TMMCMCKD_DEN

DEN セッ ト アップ/ホールド 1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 2.40/0.00 ns、 小

TMMCMDCK_DWE/TMMCMCKD_DWE

DWE セッ ト アップ/ホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TMMCMCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 0.99 ns、 大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 100.00 MHz、 大

注記:

1. MMCM では通常の拡散スペク ト ラム入力クロ ッ クがフ ィルターされません。 これは、 通常これらの入力が帯域幅フ ィルターの周波数よ り もはる

かに低い値のためです。

2. スタティ ッ ク オフセッ トは、 同一の位相を持つ任意の MMCM 出力間で計測されています。

3. このパラ メーターの値は、 ク ロ ッキング ウ ィザードから取得できます。

詳細は、 https://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照して ください。

4. グローバル ク ロ ッ ク バッファーを含みます。

5. デューティ サイ クルが 50% の場合に FVCO/128 と して算出した値です。

6. CLKOUT4_CASCADE = TRUE のと き、 MMCM_FOUTMIN は 0.036MHz です。

表 38: PLL の仕様

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

PLL_FINMAX 大入力クロ ッ ク周波数 800.00 800.00 800.00 800.00 800.00 MHz

PLL_FINMIN 小入力クロ ッ ク周波数 19.00 19.00 19.00 19.00 19.00 MHz

PLL_FINJITTER 大入力クロ ッ ク周期ジッター クロ ッ ク入力周期の 20% 以内または 大 1ns

PLL_FINDUTY 入力デューティ サイクル許容範囲: 19 ~ 49MHz

25 25 25 25 25 %

入力デューティ サイクル許容範囲: 50 ~ 199MHz

30 30 30 30 30 %

入力デューティ サイクル許容範囲: 200 ~ 399MHz

35 35 35 35 35 %

入力デューティ サイクル許容範囲: 400 ~ 499MHz

40 40 40 40 40 %

入力デューティ サイクル許容範囲:>500MHz

45 45 45 45 45 %

PLL_FVCOMIN 小 PLL VCO 周波数 800.00 800.00 800.00 800.00 800.00 MHz

PLL_FVCOMAX 大 PLL VCO 周波数 2133.00 1866.00 1600.00 1600.00 1600.00 MHz

PLL_FBANDWIDTH 標準 Low PLL 帯域幅(1) 1.00 1.00 1.00 1.00 1.00 MHz

標準 High PLL 帯域幅(1) 4.00 4.00 4.00 4.00 4.00 MHz

表 37: MMCM のスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

Page 39: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 39

PLL_TSTATPHAOFFSET PLL 出力のスタティ ック位相オフセッ ト (2) 0.12 0.12 0.12 0.12 0.12 ns

PLL_TOUTJITTER PLL 出力ジッター 注記 3

PLL_TOUTDUTY PLL 出力クロ ッ クのデューティ サイクル精度(4)

0.20 0.20 0.20 0.20 0.25 ns

PLL_TLOCKMAX PLL 大ロッ ク時間 100.00 100.00 100.00 100.00 100.00 µs

PLL_FOUTMAX PLL 大出力周波数 800.00 800.00 800.00 800.00 800.00 MHz

PLL_FOUTMIN PLL 小出力周波数(5) 6.25 6.25 6.25 6.25 6.25 MHz

PLL_TEXTFDVAR 外部クロ ッ ク フ ィードバッ クの変動 クロ ッ ク入力周期の 20% 以内または 大 1ns

PLL_RSTMINPULSE 小リセッ ト パルス幅 5.00 5.00 5.00 5.00 5.00 ns

PLL_FPFDMAX PFD (位相周波数検出器) での 大周波数 550.00 500.00 450.00 450.00 450.00 MHz

PLL_FPFDMIN PFD (位相周波数検出器) での 小周波数 19.00 19.00 19.00 19.00 19.00 MHz

PLL_TFBDELAY フ ィードバッ ク パスでの 大遅延 大 3ns または CLKIN の 1 サイクル

DCLK 前後の PLL の DRP (ダイナミ ック リコンフ ィギュレーシ ョ ン ポート )

TPLLDCK_DADDR/TPLLCKD_DADDR

D アドレスのセッ トアップおよびホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TPLLDCK_DI/TPLLCKD_DI

D 入力のセッ ト アップおよびホールド 1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TPLLDCK_DEN/TPLLCKD_DEN

D イネーブルのセッ ト アップおよびホールド

1.76/0.00 1.97/0.00 2.29/0.00 2.29/0.00 2.40/0.00 ns、 小

TPLLDCK_DWE/TPLLCKD_DWE

D ライ ト イネーブルのセッ ト アップおよびホールド

1.25/0.15 1.40/0.15 1.63/0.15 1.63/0.15 1.43/0.00 ns、 小

TPLLCKO_DRDY DRDY の CLK-to-Out 0.65 0.72 0.99 0.99 0.99 ns、 大

FDCK DCLK の周波数 200.00 200.00 200.00 200.00 100.00 MHz、 大

注記:

1. PLL では通常の拡散スペク ト ラム入力クロ ッ クがフ ィルターされません。 これは、 通常これらの入力が帯域幅フ ィルターの周波数よ り もはるかに

低い値のためです。

2. スタティ ッ ク オフセッ トは、 同一の位相を持つ任意の PLL 出力間で計測されています。

3. このパラ メーターの値は、 ク ロ ッキング ウ ィザードから取得できます。

詳細は、 https://japan.xilinx.com/products/intellectual-property/clocking_wizard.htm を参照して ください。

4. グローバル ク ロ ッ ク バッファーを含みます。

5. デューティ サイ クルが 50% の場合に FVCO/128 と して算出した値です。

表 38: PLL の仕様 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

Page 40: Artix-7 FPGA AC - Xilinx...Artix-7 FPGA データシート: DC 特性および AC スイッチ特性DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 3表

Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 40

デバイスの Pin-to-Pin 出力パラメーターのガイド ライン

表 39: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域近辺)(1)

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリ ップフロップ使用、 12mA、 スルー レート = Fast、 MMCM/PLL なし )

TICKOF BUFG に も近いピン/バンクの CC ク ロ ッ ク入力と OUTFF 間(MMCM/PLL なし )、(ク ロ ッ ク領域近辺)(2)

XC7A12T 4.97 5.55 6.44 N/A 6.44 7.38 ns

XC7A15T 5.10 5.70 6.61 N/A 6.61 7.56 ns

XC7A25T 4.97 5.55 6.44 N/A 6.44 7.38 ns

XC7A35T 5.10 5.70 6.61 N/A 6.61 7.56 ns

XC7A50T 5.10 5.70 6.61 N/A 6.61 7.56 ns

XC7A75T 5.14 5.74 6.72 N/A 6.72 7.62 ns

XC7A100T 5.14 5.74 6.72 N/A 6.72 7.62 ns

XC7A200T 5.47 6.11 7.16 N/A 7.16 8.08 ns

XA7A12T N/A 5.55 6.44 6.44 N/A N/A ns

XA7A15T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A25T N/A 5.55 6.44 6.44 N/A N/A ns

XA7A35T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A50T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A75T N/A 5.74 6.72 6.72 N/A N/A ns

XA7A100T N/A 5.74 6.72 6.72 N/A N/A ns

XQ7A50T N/A 5.70 6.61 6.61 6.61 N/A ns

XQ7A100T N/A 5.74 6.72 6.72 6.72 N/A ns

XQ7A200T N/A 6.11 7.16 7.16 7.16 N/A ns

注記:

1. 1 つのグローバル ク ロ ッ ク入力で、 アクセス可能なカラムにある垂直クロ ッ ク ラ インが 1 本駆動され、 アクセス可能な IOB および CLB フ リ ッ

プフロ ップのクロ ッ クがすべて、 そのグローバル ク ロ ッ ク ネッ トで駆動されている場合の値を示しています。

2. 『7 シ リーズ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG475: 英語版、 日本語版) の 「ダイ レベルでのバンク番号の概要」 を参照して

ください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 41

表 40: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM/PLL なし )、 (クロック領域から離れている)(1)

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリ ップフロップ使用、 12mA、 スルー レート = Fast、 MMCM/PLL なし )

TICKOFFAR BUFG から も離れたピン/バンクのCC ク ロ ッ ク入力と OUTFF 間(MMCM/PLL なし )、(ク ロ ッ ク領域から離れている)(2)

XC7A12T 4.97 5.55 6.44 N/A 6.44 7.38 ns

XC7A15T 5.10 5.70 6.61 N/A 6.61 7.57 ns

XC7A25T 4.97 5.55 6.44 N/A 6.44 7.38 ns

XC7A35T 5.10 5.70 6.61 N/A 6.61 7.57 ns

XC7A50T 5.10 5.70 6.61 N/A 6.61 7.57 ns

XC7A75T 5.38 6.01 7.02 N/A 7.02 7.94 ns

XC7A100T 5.38 6.01 7.02 N/A 7.02 7.94 ns

XC7A200T 6.17 6.89 8.05 N/A 8.05 9.03 ns

XA7A12T N/A 5.55 6.44 6.44 N/A N/A ns

XA7A15T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A25T N/A 5.55 6.44 6.44 N/A N/A ns

XA7A35T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A50T N/A 5.70 6.61 6.61 N/A N/A ns

XA7A75T N/A 6.01 7.02 7.02 N/A N/A ns

XA7A100T N/A 6.01 7.02 7.02 N/A N/A ns

XQ7A50T N/A 5.70 6.61 6.61 6.61 N/A ns

XQ7A100T N/A 6.01 7.02 7.02 7.02 N/A ns

XQ7A200T N/A 6.89 8.05 8.05 8.05 N/A ns

注記:

1. 1 つのグローバル ク ロ ッ ク入力で、アクセス可能なカラムにある垂直クロ ッ ク ラインが 1 本駆動され、アクセス可能な IOB および CLB フ リ ップ

フロ ップのクロ ッ クがすべて、 そのグローバル ク ロ ッ ク ネッ トで駆動されている場合の値を示しています。

2. 『7 シ リーズ FPGA パッケージおよびピン配置ユーザー ガイ ド』 (UG475: 英語版、 日本語版) の 「ダイ レベルでのバンク番号の概要」 を参照して

ください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 42

表 41: CC (クロック兼用) クロック入力から出力までの遅延 (MMCM あり )

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリ ップフロップ使用、 スルー レート = Fast、 MMCM あり )

TICKOFMMCMCC CC ク ロ ッ ク入力と OUTFF 間(MMCM あ り )

XC7A12T 1.00 1.00 1.00 N/A 1.00 1.78 ns

XC7A15T 1.00 1.00 1.00 N/A 1.00 1.78 ns

XC7A25T 1.00 1.00 1.00 N/A 1.00 1.78 ns

XC7A35T 1.00 1.00 1.00 N/A 1.00 1.78 ns

XC7A50T 1.00 1.00 1.00 N/A 1.00 1.78 ns

XC7A75T 1.00 1.00 1.00 N/A 1.00 1.79 ns

XC7A100T 1.00 1.00 1.00 N/A 1.00 1.79 ns

XC7A200T 1.01 1.02 1.04 N/A 1.04 1.84 ns

XA7A12T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A15T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A25T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A35T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A50T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A75T N/A 1.00 1.00 1.00 N/A N/A ns

XA7A100T N/A 1.00 1.00 1.00 N/A N/A ns

XQ7A50T N/A 1.00 1.00 1.00 1.00 N/A ns

XQ7A100T N/A 1.00 1.00 1.00 1.00 N/A ns

XQ7A200T N/A 1.02 1.04 1.04 1.04 N/A ns

注記:

1. 1 つのグローバル ク ロ ッ ク入力で、アクセス可能なカラムにある垂直クロ ッ ク ラ インが 1 本駆動され、アクセス可能な IOB および CLB フ リ ップ

フロ ップのクロ ッ クがすべて、 そのグローバル ク ロ ッ ク ネッ トで駆動されている場合の値を示しています。

2. MMCM 出力ジッターはタイ ミ ング算出に含まれています。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 43

表 42: CC (クロック兼用) クロック入力から出力までの遅延 (PLL あり )

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリ ップフロップ使用、 スルー レート = Fast、 PLL あり )

TICKOFPLLCC CC ク ロ ッ ク入力と OUTFF 間(PLL あ り )

XC7A12T 0.83 0.83 0.83 N/A 0.83 1.38 ns

XC7A15T 0.82 0.82 0.82 N/A 0.82 1.39 ns

XC7A25T 0.83 0.83 0.83 N/A 0.83 1.38 ns

XC7A35T 0.82 0.82 0.82 N/A 0.82 1.39 ns

XC7A50T 0.82 0.82 0.82 N/A 0.82 1.39 ns

XC7A75T 0.82 0.82 0.82 N/A 0.82 1.40 ns

XC7A100T 0.82 0.82 0.82 N/A 0.82 1.40 ns

XC7A200T 0.81 0.81 0.81 N/A 0.81 1.45 ns

XA7A12T N/A 0.83 0.83 0.83 N/A N/A ns

XA7A15T N/A 0.82 0.82 0.82 N/A N/A ns

XA7A25T N/A 0.83 0.83 0.83 N/A N/A ns

XA7A35T N/A 0.82 0.82 0.82 N/A N/A ns

XA7A50T N/A 0.82 0.82 0.82 N/A N/A ns

XA7A75T N/A 0.82 0.82 0.82 N/A N/A ns

XA7A100T N/A 0.82 0.82 0.82 N/A N/A ns

XQ7A50T N/A 0.82 0.82 0.82 0.82 N/A ns

XQ7A100T N/A 0.82 0.82 0.82 0.82 N/A ns

XQ7A200T N/A 0.81 0.81 0.81 0.81 N/A ns

注記:

1. 1 つのグローバル ク ロ ッ ク入力で、アクセス可能なカラムにある垂直クロ ッ ク ラ インが 1 本駆動され、アクセス可能な IOB および CLB フ リ ップ

フロ ップのクロ ッ クがすべて、 そのグローバル ク ロ ッ ク ネッ トで駆動されている場合の値を示しています。

2. PLL の出力ジッターはタイ ミ ング算出に含まれています。

表 43: BUFIO を使用する場合の Pin-to-Pin、 Clock-to-Out

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 CC クロック入力から出力までの遅延 (出力フリ ップフロップ使用、 スルー レート = Fast、 BUFIO あり )

TICKOFCS I/O ク ロ ッ クの Clock-to-Out 5.01 5.61 6.64 6.64 6.64 7.32 ns

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 44

デバイスの Pin-to-Pin 入力パラメーターのガイド ライン

すべてのデバイスにおいて機能テス トが完全に実施されています。 特記のない限り、 数値の単位はナノ秒です。

表 44: グローバル クロック入力のセッ トアップおよびホールド (MMCM/PLL なし、 ZHOLD_DELAY あり、 HR I/O バンク)

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 規格における、 グローバル クロック入力信号に対する入力セッ トアップ/ホールド タイム(1)

TPSFD/TPHFD

全体遅延 (レガシ遅延またはデフォルト遅延)グローバル ク ロ ッ ク入力および IFF(2) (MMCM/PLL なし、ZHOLD_DELAY あ り、HR I/O バンク )

XC7A12T 2.49/–0.37 2.67/–0.37 3.12/–0.37 N/A 3.12/–0.37 5.13/–0.54 ns

XC7A15T 2.47/–0.29 2.65/–0.29 3.10/–0.29 N/A 3.10/–0.29 5.10/–0.44 ns

XC7A25T 2.49/–0.37 2.67/–0.37 3.12/–0.37 N/A 3.12/–0.37 5.13/–0.54 ns

XC7A35T 2.47/–0.29 2.65/–0.29 3.10/–0.29 N/A 3.10/–0.29 5.10/–0.44 ns

XC7A50T 2.47/–0.29 2.65/–0.29 3.10/–0.29 N/A 3.10/–0.29 5.10/–0.44 ns

XC7A75T 2.69/–0.34 2.89/–0.34 3.34/–0.34 N/A 3.34/–0.34 5.66/–0.51 ns

XC7A100T 2.69/–0.34 2.89/–0.34 3.34/–0.34 N/A 3.34/–0.34 5.66/–0.51 ns

XC7A200T 3.03/–0.36 3.27/–0.36 3.79/–0.36 N/A 3.79/–0.36 6.66/–0.55 ns

XA7A12T N/A 2.67/–0.37 3.12/–0.37 3.12/–0.37 N/A N/A ns

XA7A15T N/A 2.65/–0.29 3.10/–0.29 3.10/–0.29 N/A N/A ns

XA7A25T N/A 2.67/–0.37 3.12/–0.37 3.12/–0.37 N/A N/A ns

XA7A35T N/A 2.65/–0.29 3.10/–0.29 3.10/–0.29 N/A N/A ns

XA7A50T N/A 2.65/–0.29 3.10/–0.29 3.10/–0.29 N/A N/A ns

XA7A75T N/A 2.89/–0.34 3.34/–0.34 3.34/–0.34 N/A N/A ns

XA7A100T N/A 2.89/–0.34 3.34/–0.34 3.34/–0.34 N/A N/A ns

XQ7A50T N/A 2.65/–0.29 3.10/–0.29 3.10/–0.29 3.10/–0.29 N/A ns

XQ7A100T N/A 2.89/–0.34 3.34/–0.34 3.34/–0.34 3.34/–0.34 N/A ns

XQ7A200T N/A 3.27/–0.36 3.79/–0.36 3.79/–0.36 3.79/–0.36 N/A ns

注記:

1. セッ ト アップおよびホールド タイムは、 ワース ト ケースの条件下 (プロセス、 電圧、 温度) で計測されています。 セッ ト アップ タイムは、 プロセ

スが も低速で温度が も高く、電圧が も低い条件下のグローバル ク ロ ッ ク入力信号に対して、 ホールド タイムは、 プロセスが も高速で温度

が も低く、 電圧が も高い条件下のグローバル ク ロ ッ ク入力信号に対して計測されています。

2. IFF は入力フ リ ップフロ ップまたはラ ッチです。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 45

表 45: CC のクロック入力のセッ トアップおよびホールド (MMCM あり )

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 規格における、 グローバル クロック入力信号に対する入力セッ トアップ/ホールド タイム(1)

TPSMMCMCC/TPHMMCMCC

遅延のない CC クロ ッ ク入力と IFF 間(MMCM あ り )(2)

XC7A12T 2.37/–0.61 2.69/–0.61 3.21/–0.61 N/A 3.21/–0.61 2.00/–0.47 ns

XC7A15T 2.46/–0.62 2.80/–0.62 3.35/–0.62 N/A 3.35/–0.62 2.14/–0.48 ns

XC7A25T 2.37/–0.61 2.69/–0.61 3.21/–0.61 N/A 3.21/–0.61 2.00/–0.47 ns

XC7A35T 2.46/–0.62 2.80/–0.62 3.35/–0.62 N/A 3.35/–0.62 2.14/–0.48 ns

XC7A50T 2.46/–0.62 2.80/–0.62 3.35/–0.62 N/A 3.35/–0.62 2.14/–0.48 ns

XC7A75T 2.47/–0.62 2.81/–0.62 3.36/–0.62 N/A 3.36/–0.62 2.15/–0.48 ns

XC7A100T 2.47/–0.62 2.81/–0.62 3.36/–0.62 N/A 3.36/–0.62 2.15/–0.48 ns

XC7A200T 2.59/–0.63 2.95/–0.63 3.52/–0.63 N/A 3.52/–0.63 2.32/–0.51 ns

XA7A12T N/A 2.69/–0.61 3.21/–0.61 3.21/–0.61 N/A N/A ns

XA7A15T N/A 2.80/–0.62 3.35/–0.62 3.35/–0.62 N/A N/A ns

XA7A25T N/A 2.69/–0.61 3.21/–0.61 3.21/–0.61 N/A N/A ns

XA7A35T N/A 2.80/–0.62 3.35/–0.62 3.35/–0.62 N/A N/A ns

XA7A50T N/A 2.80/–0.62 3.35/–0.62 3.35/–0.62 N/A N/A ns

XA7A75T N/A 2.81/–0.62 3.36/–0.62 3.36/–0.62 N/A N/A ns

XA7A100T N/A 2.81/–0.62 3.36/–0.62 3.36/–0.62 N/A N/A ns

XQ7A50T N/A 2.80/–0.62 3.35/–0.62 3.35/–0.62 3.35/–0.62 N/A ns

XQ7A100T N/A 2.81/–0.62 3.36/–0.62 3.36/–0.62 3.36/–0.62 N/A ns

XQ7A200T N/A 2.95/–0.63 3.52/–0.63 3.52/–0.63 3.52/–0.63 N/A ns

注記:

1. セッ ト アップおよびホールド タイムは、 ワース ト ケースの条件下 (プロセス、 電圧、 温度) で計測されています。 セッ ト アップ タイムは、 プロセ

スが も低速で温度が も高く、 電圧が も低い条件下のグローバル ク ロ ッ ク入力信号に対して、 ホールド タイムは、 プロセスが も高速で温

度が も低く、 電圧が も高い条件下のグローバル ク ロ ッ ク入力信号に対して計測されています。

2. IFF は入力フ リ ップフロ ップまたはラ ッチです。

3. 各信号規格の使用によって発生するデューティ サイクルのずれは、 IBIS を使用して確認して ください。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 46

表 46: CC のクロック入力のセッ トアップおよびホールド (PLL あり )

シンボル 説明 デバイス

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 規格における、 CC のクロック入力信号に対する入力セッ トアップおよびホールド タイム(1)

TPSPLLCC/TPHPLLCC

遅延のない CC ク ロ ック入力と IFF(2) 間(PLL あ り )

XC7A12T 2.68/–0.19 3.04/–0.19 3.64/–0.19 N/A 3.64/–0.19 2.32/–0.57 ns

XC7A15T 2.77/–0.20 3.15/–0.20 3.77/–0.20 N/A 3.77/–0.20 2.46/–0.59 ns

XC7A25T 2.68/–0.19 3.04/–0.19 3.64/–0.19 N/A 3.64/–0.19 2.32/–0.57 ns

XC7A35T 2.77/–0.20 3.15/–0.20 3.77/–0.20 N/A 3.77/–0.20 2.46/–0.59 ns

XC7A50T 2.77/–0.20 3.15/–0.20 3.77/–0.20 N/A 3.77/–0.20 2.46/–0.59 ns

XC7A75T 2.78/–0.20 3.15/–0.20 3.78/–0.20 N/A 3.78/–0.20 2.47/–0.59 ns

XC7A100T 2.78/–0.20 3.15/–0.20 3.78/–0.20 N/A 3.78/–0.20 2.47/–0.59 ns

XC7A200T 2.91/–0.21 3.29/–0.21 3.94/–0.21 N/A 3.94/–0.21 2.64/–0.62 ns

XA7A12T N/A 3.04/–0.19 3.64/–0.19 3.64/–0.19 N/A N/A ns

XA7A15T N/A 3.15/–0.20 3.77/–0.20 3.77/–0.20 N/A N/A ns

XA7A25T N/A 3.04/–0.19 3.64/–0.19 3.64/–0.19 N/A N/A ns

XA7A35T N/A 3.15/–0.20 3.77/–0.20 3.77/–0.20 N/A N/A ns

XA7A50T N/A 3.15/–0.20 3.77/–0.20 3.77/–0.20 N/A N/A ns

XA7A75T N/A 3.15/–0.20 3.78/–0.20 3.78/–0.20 N/A N/A ns

XA7A100T N/A 3.15/–0.20 3.78/–0.20 3.78/–0.20 N/A N/A ns

XQ7A50T N/A 3.15/–0.20 3.77/–0.20 3.77/–0.20 3.77/–0.20 N/A ns

XQ7A100T N/A 3.15/–0.20 3.78/–0.20 3.78/–0.20 3.78/–0.20 N/A ns

XQ7A200T N/A 3.29/–0.21 3.94/–0.21 3.94/–0.21 3.94/–0.21 N/A ns

注記:

1. セッ ト アップおよびホールド タイムは、 ワース ト ケースの条件下 (プロセス、 電圧、 温度) で計測されています。 セッ ト アップ タイムは、 プロセ

スが も低速で温度が も高く、 電圧が も低い条件下のグローバル ク ロ ッ ク入力信号に対して、 ホールド タイムは、 プロセスが も高速で温

度が も低く、 電圧が も高い条件下のグローバル ク ロ ッ ク入力信号に対して計測されています。

2. IFF は入力フ リ ップフロ ップまたはラ ッチです。

3. 各信号規格の使用によって発生するデューティ サイクルのずれは、 IBIS を使用して確認して ください。

表 47: BUFIO を使用する場合の転送クロック入力ピンに対するデータ入力セッ トアップおよびホールド タイム

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

SSTL15 規格における、 BUFIO を使用する場合の転送クロック入力ピンに対する入力セッ トアップおよびホールド タイム

TPSCS/TPHCS I/O ク ロ ッ クのセッ ト ア ップおよびホールド

–0.38/1.31 –0.38/1.46 –0.38/1.76 –0.38/1.76 –0.38/1.76 –0.16/1.89 ns

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 47

その他のパッケージ パラメーターのガイド ライン

こ こでは、 Artix-7 FPGA のクロ ッ ク ト ランス ミ ッ ターおよびレシーバーにおけるデータ有効ウ ィンド ウのタイ ミ ング算出に必要な値を示します。

表 48: サンプル ウィンドウ

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 -1M/-1Q - 1LI - 2LE

TSAMP レシーバー ピンでのサンプリ ング エラー (1) 0.59 0.64 0.70 0.70 0.70 0.70 ns

TSAMP_BUFIO BUFIO を使用する場合のレシーバー ピンでのサンプリ ング エラー (2)

0.35 0.40 0.46 0.46 0.46 0.46 ns

注記:

1. このパラ メーターは、 さまざまな電圧、 温度、 プロセスでの Artix-7 FPGA DDR 入力レジスタの総サンプリ ング エラー数を示します。 特性評価

では、 MMCM を使用して DDR 入力レジスタの動作エッジをキャプチャしています。 計測には、 次が含まれます。

- CLK0 MMCM ジッ ター - MMCM 精度 (位相オフセッ ト )- MMCM 位相シフ ト精度

ただし、 パッケージまたはクロ ッ ク ツ リー スキューは含まれません。

2. このパラ メーターは、 さまざまな電圧、 温度、 プロセスでの Artix-7 FPGA DDR 入力レジスタの総サンプリ ング エラー数を示します。 特性評価

では、 BUFIO ク ロ ッ ク ネッ ト ワークおよび IDELAY を使用して DDR 入力レジスタの動作エッジをキャプチャしています。 ただし、パッケージ

またはクロ ッ ク ツ リー スキューは含まれません。

表 49: パッケージ スキュー

シンボル 説明 デバイス パッケージ 値 単位

TPKGSKEW パッケージ スキュー (1) XC7A12T CPG238 55 ps

CSG325 76 ps

XC7A15T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

FTG256 98 ps

FGG484 97 ps

XC7A25T CPG238 55 ps

CSG325 76 ps

XC7A35T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

FTG256 98 ps

FGG484 97 ps

XC7A50T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

FTG256 98 ps

FGG484 97 ps

XC7A75T CSG324 113 ps

FTG256 120 ps

FGG484 144 ps

FGG676 153 ps

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 48

TPKGSKEW パッケージ スキュー (1) XC7A100T CSG324 113 ps

FTG256 120 ps

FGG484 144 ps

FGG676 153 ps

XC7A200T SBG484 111 ps

FBG484 109 ps

FBG676 121 ps

FFG1156 151 ps

XA7A12T CSG325 76 ps

CPG238 55 ps

XA7A15T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

XA7A25T CSG325 76 ps

CPG238 55 ps

XA7A35T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

XA7A50T CPG236 48 ps

CSG324 104 ps

CSG325 142 ps

XA7A75T CSG324 113 ps

FGG484 144 ps

XA7A100T CSG324 113 ps

FGG484 144 ps

XQ7A50T CS325 142 ps

FG484 97 ps

XQ7A100T CS324 113 ps

FG484 144 ps

XQ7A200T RS484 111 ps

RB484 109 ps

RB676 121 ps

注記:

1. これらの値はパッケージにある任意の 2 つの SelectIO リ ソース間のワース ト ケース スキューで、ダイ パッ ドからボールの 短遅延と 長遅延の

差を示します。

2. これらのデバイス とパッケージの組み合わせに関するパッケージ遅延情報もあ り、 この情報を使用してパッケージのスキューを削減できます。

表 49: パッケージ スキュー (続き)

シンボル 説明 デバイス パッケージ 値 単位

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 49

GTP ト ランシーバーの仕様

GTP ト ランシーバーの DC 入力および出力レベル

表 50 に、 Artix-7 FPGA の GTP ト ランシーバーの DC 出力仕様を示します。 詳細は、 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版) を参照してください。

注記 : 図 4 に示す差動出力の電圧幅は、 シングルエンド出力の電圧幅の 2 倍です。

表 50: GTP ト ランシーバーの DC 仕様

シンボル DC パラメーター 条件 最小 標準 最大 単位

DVPPOUTPeak-to-Peak 差動出力電圧(1) ト ランス ミ ッ ターの出力範囲は 大値

に設定

1000 — — mV

VCMOUTDC DC 出力同相電圧 式に基づく VMGTAVTT – DVPPOUT/4 mV

ROUT 差動出力抵抗 — 100 — Ω

VCMOUTAC 出力同相電圧: AC カップリ ング 1/2 VMGTAVTT mV

TOSKEW

ト ランス ミ ッ ター差動出力間 (TXP および TXN) の内部ペア スキュー(FF、 FB、 SB パッケージ)

— — 10 ps

ト ランス ミ ッ ター差動出力間 (TXP および TXN) の内部ペア スキュー(FG、 FT、 CS、 CP パッケージ)

— — 12 ps

DVPPIN Peak-to-Peak 差動入力電圧 外部 AC カップル 150 — 2000 mV

VIN シングルエンド入力電圧(2) VMGTAVTT = 1.2V (DC カップリ ング) -200 — VMGTAVTT mV

VCMIN 入力同相電圧 VMGTAVTT = 1.2V (DC カップリ ング) — 2/3 VMGTAVTT — mV

RIN 差動入力抵抗 — 100 — Ω

CEXT 外部 AC カップリ ングのキャパシタの推奨値(3) — 100 — nF

注記:

1. 出力幅およびプリエンファシス レベルは、『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、日本語版) で説明している

属性を使用してプログラムでき、 その結果はこの表に示す値よ り も小さ くできる可能性があ り ます。

2. グランドを基準電位とするピンで計測された電圧です。

3. 特定のプロ ト コルおよび規格に準拠するため、 必要に応じてこれらの範囲外の値を使用する場合があ り ます。

X-Ref Target - Figure 3

図 3 : シングルエンドの電圧幅

X-Ref Target - Figure 4

図 4 : 差動出力の電圧幅

0

+V P

N

ds181_01_062014

Single-EndedPeak-to-Peak Voltage

0

+V

–V

P–Nds181_02_062014

DifferentialPeak-to-Peak

Voltage

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 50

表 51 に、 GTP ト ランシーバーのクロ ッ ク入力の DC 仕様を示します。 詳細は、 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版) を参照してください。

GTP ト ランシーバーのスイッチ特性

詳細は、 『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、 日本語版) を参照してください。

表 51: GTP ト ランシーバーのクロック入力の DC 仕様

シンボル DC パラメーター 最小 標準 最大 単位

VIDIFF Peak-to-Peak 差動入力電圧 350 — 2000 mV

RIN 差動入力抵抗 — 100 — Ω

CEXT 外部 AC カップ リ ングのキャパシタ要件 — 100 — nF

表 52: GTP ト ランシーバーのパフォーマンス値

シンボル 説明出力分周値

スピード グレード

単位

-3 (1.0V)-2 (1.0V)

-2LE (1.0V)

-1 (1.0V)

-1LI (0.95V)

-1Q (1.0V)

-1M (1.0V)

-2LE (0.9V)

パッケージ タイプ

FFFBSB

FGFTCSCP

FFFBSBRBRS

FGFTCSCP

FFFBSBRBRS

FGFTCSCP

FFFBSB

FGFTCSCP

FGTPMAX GTP ト ランシーバーの 大データ レート 6.6 6.25 6.6 6.25 3.75 3.75 3.75 3.75 Gb/s

FGTPMIN GTP ト ランシーバーの 小データ レート 0.500 0.500 0.500 0.500 0.500 0.500 0.500 0.500 Gb/s

FGTPRANGE PLL ライン レート範囲

1 3.2 ~ 6.6 3.2 ~ 6.6 3.2 ~ 3.75 3.2 ~ 3.75 Gb/s

2 1.6 ~ 3.3 1.6 ~ 3.3 1.6 ~ 3.2 1.6 ~ 3.2 Gb/s

4 0.8 ~ 1.65 0.8 ~ 1.65 0.8 ~ 1.6 0.8 ~ 1.6 Gb/s

8 0.5 ~ 0.825 0.5 ~ 0.825 0.5 ~ 0.8 0.5 ~ 0.8 Gb/s

FGTPPLLRANGE GTP ト ランシーバーの PLL 周波数範囲 1.6 ~ 3.3 1.6 ~ 3.3 1.6 ~ 3.3 1.6 ~ 3.3 GHz

表 53: GTP ト ランシーバーのダイナミ ック リコンフ ィギュレーシ ョ ン ポート (DRP) のスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

FGTPDRPCLK GTPDRPCLK 大周波数 175 175 156 156 125 MHz

表 54: GTP ト ランシーバーの基準クロックのスイッチ特性

シンボル 説明 条件すべてのスピード グレード

単位最小 標準 最大

FGCLK 基準クロ ッ クの周波数範囲 60 — 660 MHz

TRCLK 基準クロ ッ クの立ち上がり時間 20% – 80% — 200 — ps

TFCLK 基準クロ ッ クの立ち下がり時間 80% – 20% — 200 — ps

TDCREF 基準クロ ッ クのデューティ サイ クル ト ランシーバーの PLL のみ 40 — 60 %

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 51

X-Ref Target - Figure 5

図 5 : 基準クロックのタイ ミング パラメーター

表 55: GTP ト ランシーバー PLL/ロック タイムの適用

シンボル 説明 条件すべてのスピード グレード

単位最小 標準 最大

TLOCK PLL が 初にロッ クするまでの時間 — — 1 ms

TDLOCKク ロ ッ ク リ カバリ位相の取得および適用時間

PLL が基準ク ロ ッ クにロ ッ ク された後、 ク ロ ッ ク データ リ カバリ (CDR) が入力のデータにロ ック されるのに必要な時間

— 50,000 2.3 x106 UI

表 56: GTP ト ランシーバーのユーザー クロックのスイッチ特性(1)

シンボル 説明 条件

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

FTXOUT TXOUTCLK 大周波数 412.500 412.500 234.375 234.375 234.375 MHz

FRXOUT RXOUTCLK 大周波数 412.500 412.500 234.375 234.375 234.375 MHz

FTXIN TXUSRCLK 大周波数 16 ビッ ト データパス 412.500 412.500 234.375 234.375 234.375 MHz

FRXIN RXUSRCLK 大周波数 16 ビッ ト データパス 412.500 412.500 234.375 234.375 234.375 MHz

FTXIN2 TXUSRCLK2 大周波数 16 ビッ ト データパス 412.500 412.500 234.375 234.375 234.375 MHz

FRXIN2 RXUSRCLK2 大周波数 16 ビッ ト データパス 412.500 412.500 234.375 234.375 234.375 MHz

注記:

1. ク ロ ッ クは、『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、日本語版) に記載の方法でインプ リ メン トする必要があ

り ます。

ds181_03_062811

80%

20% T FCLK

T RCLK

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表 57: GTP ト ランシーバーのト ランスミ ッ ターのスイッチ特性

シンボル 説明 条件 最小 標準 最大 単位

FGTPTX シ リ アル データ レート範囲 0.500 — FGTPMAX Gb/s

TRTX TX 立ち上がり時間 20% – 80% — 50 — ps

TFTX TX 立ち下がり時間 80% – 20% — 50 — ps

TLLSKEW TX Lane-to-Lane スキュー (1) — — 500 ps

VTXOOBVDPP 電気的アイ ドルの振幅 — — 20 mV

TTXOOBTRANSITION 電気的アイ ドルの送信時間 — — 140 ns

TJ6.6 総ジッター (2)(3)6.6Gb/s

— — 0.30 UI

DJ6.6 確定的なジッター (2)(3) — — 0.15 UI

TJ5.0 総ジッター (2)(3)5.0Gb/s

— — 0.30 UI

DJ5.0 確定的なジッター (2)(3) — — 0.15 UI

TJ4.25 総ジッター (2)(3)4.25Gb/s

— — 0.30 UI

DJ4.25 確定的なジッター (2)(3) — — 0.15 UI

TJ3.75 総ジッター (2)(3)3.75Gb/s

— — 0.30 UI

DJ3.75 確定的なジッター (2)(3) — — 0.15 UI

TJ3.2 総ジッター (2)(3)3.20Gb/s(4)

— — 0.2 UI

DJ3.2 確定的なジッター (2)(3) — — 0.1 UI

TJ3.2L 総ジッター (2)(3)3.20Gb/s(5)

— — 0.32 UI

DJ3.2L 確定的なジッター (2)(3) — — 0.16 UI

TJ2.5 総ジッター (2)(3)2.5Gb/s(6)

— — 0.20 UI

DJ2.5 確定的なジッター (2)(3) — — 0.08 UI

TJ1.25 総ジッター (2)(3)1.25Gb/s(7)

— — 0.15 UI

DJ1.25 確定的なジッター (2)(3) — — 0.06 UI

TJ500 総ジッター (2)(3)500Mb/s

— — 0.1 UI

DJ500 確定的なジッター (2)(3) — — 0.03 UI

注記:

1. 大 4 個の連続した ト ランス ミ ッ ター (1 つの GTP クワ ッ ドにある ト ランシーバーすべて) を有効にして TX 位相アライ メン ト を設定し、 同じ

REFCLK 入力を使用した場合の値です。

2. PLL[0/1]_FBDIV = 2 かつ内部データ幅が 20 ビッ トの場合の値です。 これらの値は、 プロ ト コル特定の準拠の確定のための値ではあ り ません。

3. すべてのジッ ター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

4. PLL 周波数 3.2GHz、 TXOUT_DIV = 2 を使用した場合の値です。

5. PLL 周波数 1.6GHz、 TXOUT_DIV = 1 を使用した場合の値です。

6. PLL 周波数 2.5GHz、 TXOUT_DIV = 2 を使用した場合の値です。

7. PLL 周波数 2.5GHz、 TXOUT_DIV = 4 を使用した場合の値です。

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表 58: GTP ト ランシーバーのレシーバーのスイッチ特性

シンボル 説明 最小 標準 最大 単位

FGTPRX シ リ アル データ レート RX オーバーサンプラーが無効時 0.500 — FGTPMAX Gb/s

TRXELECIDLE RXELECIDLE がデータ損失または復元に応答するための時間 — 10 — ns

RXOOBVDPP OOB 検出しきい値 Peak-to-Peak 60 — 150 mV

RXSSTレシーバー スペク ト ラム拡散のト ラ ッキング(1) 33kHz で変調

-5000 — 5000 ppm

RXRL ラン レングス (CID) — — 512 UI

RXPPMTOL データ /REFCLK PPM オフセッ ト耐性 -1250 — 1250 ppm

SJ ジッ ター耐性(2)

JT_SJ6.6 正弦波ジッター (3) 6.6Gb/s 0.44 — — UI

JT_SJ5.0 正弦波ジッター (3) 5.0Gb/s 0.44 — — UI

JT_SJ4.25 正弦波ジッター (3) 4.25Gb/s 0.44 — — UI

JT_SJ3.75 正弦波ジッター (3) 3.75Gb/s 0.44 — — UI

JT_SJ3.2 正弦波ジッター (3) 3.2Gb/s(4) 0.45 — — UI

JT_SJ3.2L 正弦波ジッター (3) 3.2Gb/s(5) 0.45 — — UI

JT_SJ2.5 正弦波ジッター (3) 2.5Gb/s(6) 0.5 — — UI

JT_SJ1.25 正弦波ジッター (3) 1.25Gb/s(7) 0.5 — — UI

JT_SJ500 正弦波ジッター (3) 500Mb/s 0.4 — — UI

負荷がある場合の SJ ジッ ター耐性(2)

JT_TJSE3.2負荷がある場合の総ジッター (8)

3.2Gb/s 0.70 — — UI

JT_TJSE6.6 6.6Gb/s 0.70 — — UI

JT_SJSE3.2 負荷がある場合の正弦波ジッター (8)

3.2Gb/s 0.1 — — UI

JT_SJSE6.6 6.6Gb/s 0.1 — — UI

注記:

1. RXOUT_DIV = 1、 2、 および 4 を使用する場合の値です。

2. すべてのジッ ター値は、 BER (Bit Error Ratio) が 1e–12 の場合に基づいています。

3. 挿入した正弦波ジッターの周波数は 10MHz です。

4. PLL 周波数 3.2GHz、 RXOUT_DIV = 2 を使用した場合の値です。

5. PLL 周波数 1.6GHz、 RXOUT_DIV = 1 を使用した場合の値です。

6. PLL 周波数 2.5GHz、 RXOUT_DIV = 2 を使用した場合の値です。

7. PLL 周波数 2.5GHz、 RXOUT_DIV = 4 を使用した場合の値です。

8. 複合ジッターです。

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GTP ト ランシーバー プロ ト コルのジッ ター特性

表 59 ~表 63 に、『7 シ リーズ FPGA GTP ト ランシーバー ユーザー ガイ ド』 (UG482: 英語版、日本語版) に記載の、プロ ト コル特定の特性を 適に使用するために推奨する設定値を示します。

表 59: ギガビッ ト イーサネッ ト プロ ト コルの特性

説明 ライン レート (Mb/s) 最小 最大 単位

ギガビッ ト イーサネッ ト ト ランスミ ッ ターのジッ ター生成

ト ランス ミ ッ ターの総ジッター (T_TJ) 1250 — 0.24 UI

ギガビッ ト イーサネッ ト レシーバーの高周波ジッ ター許容値

レシーバーの総ジッター許容値 1250 0.749 — UI

表 60: XAUI プロ ト コルの特性

説明 ライン レート (Mb/s) 最小 最大 単位

XAUI ト ランスミ ッ ターのジッ ター生成

ト ランス ミ ッ ターの総ジッター (T_TJ) 3125 — 0.35 UI

XAUI レシーバーの高周波ジッ ター許容値

レシーバーの総ジッター許容値 3125 0.65 — UI

表 61: PCI Express プロ ト コルの特性(1)

規格 説明ライン レート

(Mb/s) 最小 最大 単位

PCI Express ト ランスミ ッ ターのジッ ター生成

PCI Express Gen 1 ト ランス ミ ッ ターの総ジッター 2500 — 0.25 UI

PCI Express Gen 2 ト ランス ミ ッ ターの総ジッター 5000 — 0.25 UI

PCI Express レシーバーの高周波ジッ ター許容値

PCI Express Gen 1 レシーバーの総ジッター許容値 2500 0.65 — UI

PCI Express Gen 2(2) レシーバーに内在するタイ ミ ング エラー5000

0.40 — UI

レシーバーに内在する確定的なタイ ミ ング エラー 0.30 — UI

注記:

1. Card Electromechanical (CEM) に基づいてテス ト されています。

2. 一般的な REFCLK を使用した場合の値です。

表 62: CEI-6G プロ ト コルの特性

説明 ライン レート (Mb/s) インターフェイス 最小 最大 単位

CEI-6G ト ランスミ ッ ターのジッ ター生成

ト ランス ミ ッ ターの総ジッター (1) 4976–6375 CEI-6G-SR — 0.3 UI

CEI-6G レシーバーの高周波ジッ ター許容値

レシーバーの総ジッター許容値(1) 4976–6375 CEI-6G-SR 0.6 — UI

注記:

1. 390.625MHz の基準クロ ッ クを使用し、 も一般的な 6250Mb/s のライン レートでテス ト されています。

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PCI Express デザイン用統合インターフェイス ブロックのスイッチ特性

PCI Express デザインのソ リ ューシ ョ ンに関する資料および詳細は、japan.xilinx.com/products/technology/pci-express.html を参照してください。

表 63: CPRI プロ ト コルの特性

説明 ライン レート (Mb/s) 最小 最大 単位

CPRI ト ランスミ ッ ターのジッ ター生成

ト ランス ミ ッ ターの総ジッター

614.4 — 0.35 UI

1228.8 — 0.35 UI

2457.6 — 0.35 UI

3072.0 — 0.35 UI

4915.2 — 0.3 UI

6144.0 — 0.3 UI

CPRI レシーバーの周波数ジッ ター許容値

レシーバーの総ジッター許容値

614.4 0.65 — UI

1228.8 0.65 — UI

2457.6 0.65 — UI

3072.0 0.65 — UI

4915.2(1) 0.60 — UI

6144.0(1) 0.60 — UI

注記:

1. CEI-6G-SR に基づいてテス ト を実施しています。

表 64: PCI Express デザインの最大パフォーマンス

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

FPIPECLK パイプ ク ロ ッ クの 大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FUSERCLK ユーザー ク ロ ッ クの 大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FUSERCLK2 ユーザー ク ロ ッ ク 2 の 大周波数 250.00 250.00 250.00 250.00 250.00 MHz

FDRPCLK DRP ク ロ ッ クの 大周波数 250.00 250.00 250.00 250.00 250.00 MHz

注記:

1. サポート される特定のコア コンフ ィギュレーシ ョ ンの詳細は、 『7 Series FPGAs Integrated Block for PCI Express LogiCORE IP 製品ガイ ド』

(PG054: 英語版、 日本語版) を参照してください。

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XADC の仕様表 65: XADC の仕様

パラメーター シンボル コメン ト /条件 最小 標準 最大 単位

VCCADC = 1.8V ± 5%、 VREFP = 1.25V、 VREFN = 0V、 ADCCLK = 26MHz、 –55°C ≤ Tj ≤ 125°C、 標準値 Tj= +40°C

ADC の精度(1)

精度 12 — — ビッ ト

積分非直線性(2) INL –40°C ≤ Tj ≤ 100°C — — ±2 LSB

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C — — ±3 LSB

差動非直線性 DNL コードの欠落なし、 単調であるこ とを保証 — — ±1 LSB

オフセッ ト エラー 単極 –40°C ≤ Tj ≤ 100°C — — ±8 LSB

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C — — ±12 LSB

双極 -55°C ≤ Tj ≤ 125°C — — ±4 LSB

ゲイン エラー — — ±0.5 %

オフセッ トの一致 — — 4 LSB

ゲインの一致 — — 0.3 %

サンプル レート — — 1 MS/s

信号対ノ イズ比(2) SNR FSAMPLE = 500KS/s、 FIN = 20kHz 60 — — dB

RMS コード ノ イズ 外部基準電圧 1.25V — — 2 LSB

オンチップ基準電圧 — 3 — LSB

高調波の総ひずみ(2) THD FSAMPLE = 500KS/s、 FIN = 20kHz 70 — — dB

アナログ入力(3)

ADC 入力範囲 単極動作 0 — 1 V

双極動作 -0.5 — +0.5 V

単極同相範囲 (FS 入力) 0 — +0.5 V

双極同相範囲 (FS 入力) +0.5 — +0.6 V

外部チャネル入力の範囲 ( 大) これらの範囲内に設定されたアナログ チャネルは隣接するチャネルの計測値に影響を与えない

-0.1 — VCCADC V

補助チャネルのフル精度帯域幅 FRBW 250 — — kHz

オンチップ センサー

温度センサー誤差 –40°C ≤ Tj ≤ 100°C — — ±4 °C

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C — — ±6 °C

電源センサー誤差 –40°C ≤ Tj ≤ 100°C — — ±1 %

–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C — — ±2 %

変換レート (4)

変換時間 - 継続 tCONV ADCCLK サイ クル数 26 — 32 サイクル

変換時間 - イベン ト tCONV CLK サイクル数 — — 21 サイクル

DRP ク ロ ッ ク周波数 DCLK DRP ク ロ ッ ク周波数 8 — 250 MHz

ADC ク ロ ッ ク周波数 ADCCLK DCLK からの派生クロ ッ ク 1 — 26 MHz

DCLK デューティ サイクル 40 — 60 %

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コンフ ィギュレーシ ョ ンのスイッチ特性

XADC の基準電圧(5)

外部基準電圧 VREFP 外部の基準電源電圧 1.20 1.25 1.30 V

オンチップ基準電圧 VREFP ピンを AGND に接続、 –40°C ≤ Tj ≤ 100°C 1.2375 1.25 1.2625 V

グランド VREFP ピンから AGND、–55°C ≤ Tj < –40°C、 100°C < Tj ≤ 125°C

1.225 1.25 1.275 V

注記:

1. オフセッ ト エラーおよびゲイン エラーは、XADC の自動ゲイン キャ リブレーシ ョ ン機能を有効にする とな くな り ます。 この機能が有効な場合に

指定されている値です。

2. ビッス ト リーム オプシ ョ ンの XADCEnhancedLinearity が ON の場合に対してのみ指定されている値です。

3. 詳細は、『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビッ ト 1MSPS アナログ-デジタル コンバーター ユーザー ガイ ド』 (UG480:英語版、 日本語版) の第 2 章 「アナログ/デジタル コンバーター (ADC)」 を参照してください。

4. 詳細は、『7 シ リーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビッ ト 1MSPS アナログ-デジタル コンバーター ユーザー ガイ ド』 (UG480:英語版、 日本語版) の第 5 章 「XADC のタイ ミ ング」 を参照してください。

5. 基準電圧が VREFP = 1.25V および VREFN = 0V の標準電圧以外の場合、 理想的な伝達関数からのずれが生じます。 また、 内部センサーの温度や

電源などの計測値にも影響を与えます。 外付けレシオメ ト リ ッ ク タイプのアプリ ケーシ ョ ンでは、 電源電圧および基準電圧の変動は ±4% まで許

容されます。

表 66: コンフ ィギュレーシ ョ ンのスイッチ特性

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

電源投入タイ ミング特性

TPL(1) プログラム レイテンシ 5.00 5.00 5.00 5.00 5.00 ms、 大

TPOR(1) パワーオン リセッ ト (立ち上がり時間 50ms) 10/50 10/50 10/50 10/50 10/50 ms、 小/ 大

パワーオン リセッ ト (立ち上がり時間 1ms) 10/35 10/35 10/35 10/35 10/35 ms、 小/ 大

TPROGRAM プログラム パルス幅 250.00 250.00 250.00 250.00 250.00 ns、 小

CCLK 出力 (マスター モード )TICCK マスター CCLK 出力の遅延 150.00 150.00 150.00 150.00 150.00 ns、 小

TMCCKL マスター CCLK ク ロ ッ クの Low 時間のデューティ サイ クル

40/60 40/60 40/60 40/60 40/60 %、 小/ 大

TMCCKH マスター CCLK ク ロ ッ クの High 時間のデューティ サイ クル

40/60 40/60 40/60 40/60 40/60 %、 小/ 大

FMCCK マスター CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、 大

x16 で AES 暗号化を使用した場合のマスター CCLK の周波数

50.00 50.00 50.00 50.00 35.00 MHz、 大

FMCCK_START コンフ ィ ギュ レーシ ョ ン開始時のマス ターCCLK の周波数

3.00 3.00 3.00 3.00 3.00 MHz、 標準

FMCCKTOL 標準 CCLK に対する周波数偏差 (マスター モード )

±50 ±50 ±50 ±50 ±50 %、 大

CCLK 入力 (スレーブ モード )TSCCKL スレーブ CCLK ク ロ ッ クの 小 Low 時間 2.50 2.50 2.50 2.50 2.50 ns、 小

TSCCKH スレーブ CCLK ク ロ ッ クの 小 High 時間 2.50 2.50 2.50 2.50 2.50 ns、 小

FSCCK スレーブ CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、 大

EMCCLK 入力 (マスター モード )TEMCCKL 外部マスター CCLK の Low 時間 2.50 2.50 2.50 2.50 2.50 ns、 小

TEMCCKH 外部マスター CCLK の High 時間 2.50 2.50 2.50 2.50 2.50 ns、 小

表 65: XADC の仕様 (続き)

パラメーター シンボル コメン ト /条件 最小 標準 最大 単位

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 58

FEMCCK 外部マスター CCLK の周波数 100.00 100.00 100.00 100.00 70.00 MHz、 大

内部コンフ ィギュレーシ ョ ン アクセス ポート

FICAPCK 内部コンフィギュレーショ ン アクセス ポート(ICAPE2) のクロック周波数

100.00 100.00 100.00 100.00 70.00 MHz、 大

マスター /スレーブ シリアル モード プログラム スイッチ

TDCCK/TCCKD

DIN のセッ ト アップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00 ns、 小

TCCO DOUT の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、 大

SelectMAP モード プログラム スイッチ

TSMDCCK/TSMCCKD

D[31:00] のセッ ト アップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00 ns、 小

TSMCSCCK/TSMCCKCS

CSI_B のセッ ト アップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 5.00/0.00 ns、 小

TSMWCCK/TSMCCKW

RDWR_B のセッ ト アップ/ホールド 10.00/0.00 10.00/0.00 10.00/0.00 10.00/0.00 12.00/0.00 ns、 小

TSMCKCSO CSO_B の Clock-to-Out (330Ω のプルアップ抵抗が必要)

7.00 7.00 7.00 7.00 8.00 ns、 大

TSMCO リードバッ クでの D[31:00] の Clock-to-Out 8.00 8.00 8.00 8.00 10.00 ns、 大

FRBCCK リードバッ ク周波数 100.00 100.00 100.00 100.00 70.00 MHz、 大

バウンダリスキャン ポートのタイ ミング仕様

TTAPTCK/TTCKTAP

TMS および TDI のセッ ト アップ/ホールド 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 3.00/2.00 ns、 小

TTCKTDO TCK 立ち下がりエッジから TDO 出力 7.00 7.00 7.00 7.00 8.50 ns、 大

FTCK TCK の周波数 66.00 66.00 66.00 66.00 50.00 MHz、 大

BPI フラ ッシュ マスター モード プログラム スイッチ

TBPICCO(2) A[28:00]、 RS[1:0]、 FCS_B、 FOE_B、

FWE_B、 ADV_B Clock-to-Out8.50 8.50 8.50 8.50 10.00 ns、 大

TBPIDCC/TBPICCD

D[15:00] のセッ ト アップ/ホールド 4.00/0.00 4.00/0.00 4.00/0.00 4.00/0.00 4.50/0.00 ns、 小

SPI フラ ッシュ マスター モード プログラム スイッチ

TSPIDCC/TSPICCD

D[3:00] のセッ ト アップ/ホールド 3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00 3.00/0.00 ns、 小

TSPICCM MOSI の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、 大

TSPICCFC FCS_B の Clock-to-Out 8.00 8.00 8.00 8.00 9.00 ns、 大

OSERDES ポート

TUSRCCLKO STARTUPE2 USRCCLKO 入力から CCLK 出力 0.50/6.00 0.50/6.70 0.50/7.50 0.50/7.50 0.50/7.50 ns、 小/ 大

FCFGMCLK STARTUPE2 CFGMCLK 出力周波数 65.00 65.00 65.00 65.00 65.00 MHz、 標準

FCFGMCLKTOL STARTUPE2 CFGMCLK 出力周波数偏差 ±50 ±50 ±50 ±50 ±50 %、 大

デバイス DNA アクセス ポート

FDNACK DNA アクセス ポート (DNA_PORT) 100.00 100.00 100.00 100.00 70.00 MHz、 大

注記:

1. コンフ ィギュレーシ ョ ンでよ り長い遅延をサポートするには、『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470: 英語版、日

本語版) に記載のデザイン ソ リ ューシ ョ ンを使用してください。

2. コンフ ィギュレーシ ョ ン中のみ、 I/O の弱いプルアップ/プルダウン抵抗値によって 後のエッジが決定されます。

表 66: コンフ ィギュレーシ ョ ンのスイッチ特性 (続き)

シンボル 説明

スピード グレード

単位1.0V 0.95V 0.9V

-3 -2/-2LE -1 - 1LI - 2LE

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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eFUSE プログラム条件

表 67 に、 eFUSE 特有のプログラム条件を示します。 詳細は、 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470:英語版、 日本語版) を参照して ください。

改訂履歴

次の表に、 この文書の改訂履歴を示します。

表 67: eFUSE プログラム条件(1)

シンボル 説明 最小 標準 最大 単位

IFS VCCAUX 電源電流 — — 115 mA

Tj 温度範囲 15 — 125 °C

注記:

1. eFUSE プログラム中は FPGA をコンフ ィギュレーシ ョ ンしないでください。

日付 バージョ ン 説明

2011 年 9 月 26 日 1.0 初版

2011 年 11 月 7 日 1.1 表 11 の VOCM の仕様を変更。表 13 および表 14 を含む文書全体で、 ISE 13.3 v1.02 スピード仕様に基づいて 「AC スイ ッチ特性」 を更新。 表 37 の一部仕様のシンボル名に MMCM を付け加えてMMCM_TFBDELAY を追加し、 表 38 のシンボル名に PLL を追加。 表 39 ~表 46 で SSTL15 規格の Pin-to-Pin の説明を更新。 表 46 の単位を更新。

2012 年 2 月 13 日 1.2 データシート全体に記載されているデバイス リ ス ト で、 Artix-7 ファ ミ リ を更新。 ISE 13.4 v1.03(-3、 -2、 -1) および v1.00 (2L) のスピード仕様に基づいて 「AC スイ ッチ特性」 セクシ ョ ンを更新。

1 ページの概要の説明を更新。 表 2 の 3.3V HR I/O バンクの VCCO、 Tj を更新。 表 5 の注記を更新。 表 7 に MGTAVCC および MGTAVTT 電源の立ち上が り 時間を追加。 表 8 を再編成し、Mobile_DDR、 HSTL_I_18、 HSTL_II_18、 HSUL_12、 SSTL135_R、 SSTL15_R、 SSTL12 を追加、 DIFF_SSTL135、 DIFF_SSTL18_I、 DIFF_SSTL18_II、 DIFF_HSTL_I、 DIFF_HSTL_II を削除。 表 9 および表 10 を追加。 表 11 の仕様を更新。 表 50 の VIN を更新。 「eFUSE プログラム条件」 セクシ ョ ンを更新して耐性値の表を削除。 「」 の表を追加。 表 56 の FTXIN および FRXIN を更新。表 65 の ICCADC を変更して注記 1 を更新。表 15 の DDR LVDS ト ランス ミ ッ ターのデータ幅を変更。 表 27 は適用されないため削除。 表 66 の仕様を更新。 表 36 の注記 1 を更新。

2012 年 6 月 1 日 1.3 表 43 と表 47 の追加に加えてデータシート を再編成。

表 1 の TSOL を更新。 表 3 の IBATT を更新して RIN_TERM を追加。 GTP ト ランシーバーについて「電源投入/切断シーケンス」 セクシ ョ ンを更新。 表 8 で、 SSTL135 および SSTL135_R を含む多数のパラ メーターを更新。 表 10 の VOX 列を削除して DIFF_HSUL_12 を追加。 表 11 の VOL を更新。 表 15 を更新して注記 2 および 3 を追加。 表 16を更新。

文書全体で、 ISE 14.1 v1.03 (-3、 -2、 -2L (1.0V)、 -1) および v1.01 (2L (0.9V)) のスピード仕様に基づいて 「AC スイ ッチ特性」 セクシ ョ ンを更新。

表 30 に注記 10 と注記 11 を含めて 「リセッ ト遅延」 セクシ ョ ンを更新。表 56 の FTXOUT を FGLKに置き換え。 表 65 の XADC の仕様の大半を更新して注記 2 を追加。 「DCLK 前後の MMCM のDRP (ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート )」セクシ ョ ンを表 66 から表 37 および表 38へ移動。

2012 年 9 月 20 日 1.4 表 1 の説明、 VIN と注記 2 を変更して注記 4 を追加。 表 2 で、 説明および注記を変更。 表 3 のパラ メーターを更新。表 4 を追加。「電源投入/切断シーケンス」 セクシ ョ ンを更新。表 8、表 9、表 10の規格および仕様を更新。 データシートから XC7A350T デバイスを削除。

「AC スイ ッチ特性」 セクシ ョ ンを ISE 14.2 スピード仕様に基づいて更新。 「IOB パッ ド入力/出力/ト ラ イステート 」 の説明を更新、表 18 に TIOIBUFDISABLE を追加。表 27 から多数の組み合わせ遅延の仕様と TCINCK/TCKCIN を削除。 表 37 および表 38 で、 FPFDMAX の条件を変更。 「GTP ト ランシーバーの仕様」 セクシ ョ ンを更新、 「GTP ト ランシーバー DC 特性」 セクシ ョ ンを 「DC 特性」セクシ ョ ンに移動し、「GTP ト ランシーバー プロ ト コルのジッター特性」 セクシ ョ ンを追加。表 65の注記 1 を更新。 表 66 の TPOR を更新。

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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2013 年 2 月 1 日 1.5 文書全体で、 ISE 14.4/Vivado 2012.4 の 14.4/2012.4 デバイス パッ クに含まれる v1.07 (-3、 -2、 -2L (1.0V)、 -1) および v1.05 (2L (0.9V)) のスピード仕様に基づいて 「AC スイ ッチ特性」 セクシ ョンを更新。表 13 および表 14 の -3、-2、-2L (1.0V)、-1 スピード グレードを Production 仕様に変更。

表 1 の IDCIN および IDCOUT を更新し、 注記 5 を追加。 表 2 に注記 2 を追加。 表 5 を更新。 表 6に 小電流の仕様を追加。表 8 から SSTL12 および HSTL_I_12 を削除。表 10 から DIFF_SSTL12を削除。表 13 を更新。表 16 に、 「2:1 メモ リ コン ト ローラー」 セクシ ョ ンを追加。表 34 の注記 1を更新。 表 36 を更新。 表 49 の注記 1 および注記 2 を更新。

表 50 の DVPPIN を更新。 表 51 の VIDIFF を更新。 表 54 から TLOCK および TPHASE を削除し、FGCLK を更新。表 55 の TDLOCK を更新。表 56 を更新。表 57 の TRTX、 TFTX、 VTXOOBVDPP、および注記 1 ~注記 7 を更新。 表 58 の RXSST、 RXPPMTOL、 および注記 4 ~注記 7 を更新。 表 63の内容を更新し、 注記 1 を追加。

表 65 の外部チャネルの入力範囲を更新。 表 66 の FMCCK を更新し、 「内部コンフ ィギュレーシ ョン アクセス ポート 」 セクシ ョ ンを追加。

2013 年 4 月 17 日 1.6 文書全体で、 ISE 14.5/Vivado 2013.1 v1.07 (-3、 -2、 -2L (1.0V)、 -1) および v1.05 (2L (0.9V)) のスピード仕様に基づいて 「AC スイ ッチ特性」 セクシ ョ ンを更新。表 13 および表 14 の -2L (0.9V)スピード グレードを Production 仕様に変更。

表 1 の VIN (I/O 入力電圧) の値を表 4 と一致するよ うに更新し、 注記 4 と以前の注記 5 を 1 つにして新たに注記 5 を追加。表 2 の VIN の説明を更新し、注記 10 を削除して注記 7 を追加。表 4 の初の 3 行を更新。表 1 および表 4 の記載と一致するよ う表 8 の PCI33_3 小電圧を更新。表 11

に注記 1 を追加。 表 14 から注記 1 を削除。 表 16 のタイ トルを変更。 データシート全体 (表 28、表 29、表 44) から 「ホールド タイムが 0 とは、ホールド タイムがないか負であるこ とを意味する」という注記を削除。

2013 年 9 月 4 日 1.7 新しい Artix-7 デバイス (XC7A35T、 XC7A50T、 および XC7A75T) を追加。 表 1 の IDCIN および IDCOUT の値をフローティング、 VMGTAVTT、 または GND 別に記載。 表 14 に注記 1 を追加。表 50 および表 52 に CPG パッケージを追加。

2013 年 11 月 27 日 1.8 Artix-7 デバイスにオートモーティブおよびエクスパンド温度仕様を追加。文書全体に -2M および-1Q スピード グレードを追加。 「概要」 に 『7 シ リーズ FPGA 概要』 、 『防衛グレード 7 シ リーズFPGA 概要』、 『XA Artix-7 FPGA 概要』 を参考資料と して記載。 表 2 に、 エクスパンド (Q) および防衛 (M) デバイスのジャンクシ ョ ン温度範囲を追加し、 注記 3 を更新。 表 3 の RIN_TERM の説明からコマーシャル (C)、 インダス ト リ アル (I)、 拡張 (E) の記載を削除。 表 4 の温度範囲を更新。表 6 から注記を削除。 表 7 の TVCCO2VCCAUX の条件に TJ = 125℃ を追加。 「AC スイ ッチ特性」の 初の段落を更新し、 表 12 を追加。 その他の表に -1Q/-1M スピード グレードを追加。 表 52 にRB パッケージと RS パッケージを追加し、 FGTPMAX を更新。 表 65 の ADC の精度、 オンチップセンサー、XADC 基準電圧の各セクシ ョ ンと注記を更新。表 66 に TUSRCCLKO および FDNACK を追加。

2014 年 1 月 7 日 1.9 表 13 のすべての XC7A75T スピード グレード を Advance から Production に変更、 すべてのXQ7A50T スピード グレードを Preliminary から Advance に変更。表 14 の Production XC7A75Tスピード グレードについて、 「Vivado ツール 2013.3」 の記載を追加。

2014 年 1 月 23 日 1.10 ISE 14.7 および Vivado 2013.4 に基づいて 「AC スイ ッチ特性」 を更新。表 2 の注記 5 を更新。表 3から VIN = 1.8V のと きのパッ ド プルアップ (IRPD) の値を削除。 表 4 に注記 2 を追加。 表 12、表 13、 および表 14 から XQ7A50T を削除。 表 13 で、 XA Artix-7 FPGA および防衛グレードArtix-7Q ファ ミ リのスピードグ レードを -2 から -2I へ、 -1 から -1I へ変更し、 XA7A100T の全ス ピー ド グ レー ド と XQ7A100T の -1I および -2I ス ピー ド グ レード を Preliminary からProduction に変更。 表 14 で、 XA7A100T および XQ7A100T の Production 仕様のソフ ト ウェアを更新。 表 17 に、 HSUL_12_F、 DIFF_HSUL_12_F、 MOBILE_DDR_S、 MOBILE_DDR_F、DIFF_MOBILE_DDR_S、 および DIFF_MOBILE_DDR_F を追加。 「デバイスの Pin-to-Pin 出力パラ メーターのガイ ド ライン」 の見出し下の注記を削除。

2014 年 3 月 4 日 1.11 表 4 の注記 2 を更新。 表 13 で、 XQ7A100T の -1M ス ピー ド グレード を Preliminary からProduction へ変更。 表 14 に、 XQ7A100T の -1M スピード グレードを追加。

日付 バージョ ン 説明

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

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2014 年 3 月 28 日 1.12 表 5 に、 XC7A35T、 XC7A50T、 XA7A35T、 XA7A50T、および XQ7A50T デバイスの ICCINTQ、ICCOQ、ICCAUXQ、ICCBRAMQ の値を追加。表 6 に、XC7A35T、XC7A50T、XA7A35T、XA7A50T、および XQ7A50T デバイスの電源投入時の電流値を追加。 表 12 に、 XC7A35T、 XC7A50T、および XC7A75T デバイスの列を追加。表 13 に、XC7A35T および XC7A50T デバイスのスピード グレードを Advance から Production へ移行し、 XQ7A50T を追加。 表 14 に、 XQ7A50T を追加し、XC7A35T および XC7A50T -3、 -2、 -2L (1.0V)、 -1、 および -2L (0.9V) スピード グレード向けProduction 仕様のソフ ト ウェアを追加。表 25 の FIDELAYCTRL_REF について、300MHz の REFCLK周波数を更新、 400MHz の REFCLK 周波数を追加、 注記 1 を更新。 表 36 に、 XC7A35T およびXC7A50T デバイスの TCKSKEW データを追加。 表 39 で、 XC7A35T および XC7A50T デバイスの -1 と -2L (0.9V) スピード グレード の TICKOF データ を更新。 表 40 で、 XC7A35T およびXC7A50T デバイスの -1 と -2L (0.9V) スピード グレードの TICKOFFAR データを更新。 表 41 に、XC7A35T および XC7A50T デバイスの -2L (0.9V) スピード グレードの TICKOFMMCMCC データを追加。 表 42 に、 XC7A35T および XC7A50T デバイ スの -2L (0.9V) ス ピー ド グレード のTICKOFPLLCC を追加。 表 44 で、 XC7A35T および XC7A50T デバイスの -2/-2L、 -1、 -2L (0.9V)スピード グレードの TPSFD/TPHFD データを更新。 表 45 で、 XC7A35T および XC7A50T デバイスの -1 と -2L (0.9V) スピード グレードの TPSMMCMCC/TPHMMCMCC データを更新。 表 46 で、XC7A35T および XC7A50T デバイ スの -1 と -2L (0.9V) ス ピー ド グレード のTPSPLLCC/TPHPLLCC データを更新。 表 49 に、 XC7A35T、 XC7A50T、 XA7A35T、 XA7A50T、および XQ7A50T デバイスのパッケージ スキューの値を追加。

2014 年 5 月 13 日 1.13 「AC スイ ッチ特性」 を Vivado 2014.1 の情報に更新。 表 12 のバージ ョ ンを Vivado 2014.1 に更新し、行を統合。表 13 で、XA7A75T の全スピード グレードを Advance から Preliminary に変更し、XQ7A200T の全スピード グレードを Preliminary から Production に変更。 表 14 で、 XQ7A200Tデバイスの -2、-1、-1M スピード グレードに Production 仕様のソフ ト ウェアを追加。表 39、表 40、表 41、表 42、表 44、表 45、表 46 で、 XA7A35T、 XA7A50T、 XA7A75T、および XQ7A50T のタイ ミ ング データを追加。

2014 年 7 月 1 日 1.14 カス タマー通知 『7 シ リーズ FPGA および Zynq-7000 データシー ト のア ップデー ト : I/Oアンダーシュー ト 電圧』 (XCN14014) の情報に合わせて表 4 の注記 2 を更新。 「電源投入/切断シーケンス」 で、 「記載されている以外に推奨される電源シーケンスはあ り ません。 」 の 1 文を追加。「AC ス イ ッチ特性」 を Vivado 2014.2 の情報に更新。 表 12 で、 XQ7A50T の行を追加。 表 13 で、 XQ7A50T のスピード グレード を Advance から Production へ変更。 表 14 で、 XQ7A50T デバイスの -2、-1、-1M スピード グレードに Production 仕様のソ フ ト ウ ェアを追加。表 36 で、XA7A35T、XA7A50T、 XQ7A50T デバイスの TCKSKEW 値を追加。 表 39 で、 TICKOF の説明を更新し、 注記2 を追加。 表 40 で、 TICKOFFAR の説明を更新し、 注記 2 を追加。 表 50 で、 DVPPOUT の値について 「 大」 列の 1000mV を 「 小」 列に移動、 VIN の 「DC パラ メーター」 列での説明を更新、 注記 2 を追加。図 3 および図 4 の中で、 「Peak-to-Peak」 とい う記載を追加。図 4 の後に注記を追加。表 64 に注記 1 を追加。表 66 で、「USRCCLK 出力」 を 「STARTUPE2 ポート 」 に変更、FCFGMCLKおよび FCFGMCLKTOL を追加。

2014 年 9 月 23 日 1.15 文書全体で HR I/O バンクのディ スク リプター 「3.3V」 を削除。 表 5 の注記 3 を更新。 表 13 で、XA7A35T と XA7A50TXA7A75T の全スピード グレードを Advance から Production に変更し、XA7A75T の全スピード グレード を Preliminary から Production に変更。 表 14 の XA7A35T、XA7A50T、 および XA7A75T の -2、 -1、 -1Q スピード グレードに Production 仕様のソフ ト ウェアを追加、 注記 2 を削除。 「I/O 規格での調整計測方法」 を追加。

2014 年 10 月 9 日 1.16 XC7A15T および XA7A15T デバイスを追加。 文書全体に -1LI スピード グレードを追加。 「概要」を更新。表 2 の VCCINT と VCCBRAM の説明に -1LI (0.95V) を追加。表 14 で、注記 1 を更新、注記 2 を追加。

2014 年 11 月 19 日 1.17 文書全体で -2L スピード グレードを -2LE に置き換え。表 2 の VCCINT と VCCBRAM の説明を更新。

Vivado 2014.4 に基づいて 「AC スイ ッチ特性」 を更新。 表 12 で、 Vivado ツール バージ ョ ンを更新、 VCCINT = 0.95V の行を追加。 表 13 で、 すべてのデバイスのスピード グレードを Advance から Production へ変更。 表 14 で、 スピード グレード -1LI (0.95V) のコマーシャル デバイスおよび該当するスピード グレードの XC7A15T と XA7A15T デバイスに Vivado 2014.4 ツール バージ ョンを追加、表の注記を削除。 「Vivado ツールでの適切なスピード グレードおよび電圧の選択」 を追加。 表 16 で、 LPDDR2 の行を 「2:1 メモ リ コン ト ローラー」 セクシ ョ ンに移動。 表 52 のスピード グレードの見出しを更新。

2015 年 3 月 18 日 1.18 表 11 で、 VICM の 大値を 1.425V から 1.500V に変更。表 19 および表 20 から LVDS 1.8V 規格を削除。 表 65 からサンプル レートの 小値を削除。

日付 バージョ ン 説明

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 62

2015 年 9 月 24 日 1.19 「概要」 の第 1 段落を更新。 表 5 で、 -1LI スピード グレードの Artix-7Q デバイスに対して静止電流を指定。 表 14 で、 -1LI スピード グレードの Artix-7Q デバイスのセルにある記載を 「N/A」 から空欄に変更、 注記 1 を追加。 表 19 および表 20 から DIFF_SSTL12 規格を削除。 表 36、 表 39、表 40、 表 41、 表 42、 表 44、 表 45、 および表 46 で、 -1LI スピード グレードの Artix-7Q デバイスのセルにある記載を 「N/A」 から空欄に変更。 表 49 に、 SBV484、 FBV484、 FBV676、 およびFFV1156 パッケージを追加。表 50 および表 52 に記載のパッケージ タイプから、鉛フ リーを示す接尾辞 「G」 を削除。

2015 年 11 月 24 日 1.20 「AC スイ ッチ特性」を Vivado 2015.4 の情報に更新。表 13 で、XQ7A50T、XQ7A100T、XQ7A200T-1LI (0.95V) ス ピー ド グレード を Production に追加。 表 14 で、 注記を削除し、 XQ7A50T、XQ7A100T、XQ7A200T -1LI (0.95V) スピード グレードにツール バージ ョ ン Vivado 2015.4 を追加。 表 36 で、 -1LI (0.95V) スピード グレードの XQ7A50T、 XQ7A100TmXQ7A200T デバイスについて TCKSKEW 値を追加。

XQ7A50T、Q7A100T、XQ7A200T -1LI (0.95V) スピード グレード デバイスの Pin-to-Pin 出力パラ メーター (表 39 ~表 42) および入力パラ メーター (表 44 ~表 46) の表を更新。

2016 年 9 月 27 日 1.21 XC7A12T および XC7A25T デバイスを追加。 Vivado 2016.3 に基づいて 「AC スイ ッチ特性」 を更新。 表 19 で、 LVCMOS 3.3V、 LVTTL 3.3V、 および PCI33 3.3V の VMEAS 値を更新。

注記 1 を削除。表 20 から、 LVDCI_15、 HSLVDCI_15、 LVDCI_15、および HSLVDCI_18 I/O 規格を削除。

2017 年 4 月 13 日 1.22 表 2 の注記 5 に 1.35V を追加。 Vivado 2016.4 に基づいて 「AC スイ ッチ特性」 を更新。 表 13 でXC7A12T と XC7A25T の -2LE (0.9V) ス ピー ド グレード を Advance に追加。 表 25 のTIDELAYRESOLUTION の単位を ps から µs に変更。 表 36 で、 -2LE (0.9V) スピード グレードのXC7A12T および XC7A25T の TCKSKEW を更新。

XC7A12T および XC7A25T の -2LE (0.9V) スピード グレード デバイスの Pin-to-Pin 出力パラメーター (表 39 ~表 42) および入力パラ メーター (表 44 ~表 46) の表を更新。 カスタマー通知(XCN16022) に従い、 表 49 から SBV484、 FBV484、 FBV676、 および FFV1156 パッケージを削除。 鉛フ リー パッケージ (FFG/FBG/SBG) 内の鉛フ リー バンプおよびサブス ト レートの混合出荷

2017 年 12 月 21 日 1.23 Vivado 2017.4 に基づいて 「AC スイ ッチ特性」 を更新。 表 13: XC7A12T および XC7A25T の -3と -2LE (0.9V) スピード グレードを Preliminary に更新し、 -2、 -1、 -1LI (0.95V) スピード グレードを Production に更新。表 14: XC7A12T および XC7A25T の「 -2、-2Le、- 1、および -1LI (0.95V)」ス ピー ド グレード」 欄に Vivado 2017.4 ツール バージ ョ ンを追加。 表 44: 次のデバイ スのTPSFD/TPHFD を更新 (

-3、 -2/-2Le、 -1、および -1LI (0.95V) スピード グレードの XC7A12T と XC7A25T)表 46: -1 および -1LI (0.95V) スピード グレードの XC7A12T と XC7A25T デバイスに対する TPSPLLCC を更新。表 49:

XC7A12T および XC7A25T のパッケージ スキュー値を追加。

2018 年 4 月 4 日 1.24 XA7A12T および XA7A25T デバイスを追加。 Vivado 2018.1 に基づいて 「AC スイ ッチ特性」 を更新。 表 13 で、 XC7A12T および XC7A25T の -2LE (0.9V) スピード グレードを Production に更新し、 XA7A12T および XA7A25T の -2I、 -1I、 および -1Q のスピード グレードを Productionに追加。 表 16 に注記 3 を追加。

2018 年 6 月 18 日 1.25 Vivado 2018.2 に基づいて 「AC スイ ッチ特性」 を更新。表 13 で、 XC7A12T および XC7A25T の-3 スピード グレードを Production に更新。表 14 で、 XC7A12T および XC7A25T の -3 スピードグレードに Vivado 2018.2 を追加し、 注記を削除。

日付 バージョ ン 説明

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Artix-7 FPGA データシート : DC 特性および AC スイッチ特性

DS181 (v1.25) 2018 年 6 月 18 日 japan.xilinx.comProduction 製品仕様 63

免責事項本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、 ザイリ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべての保証および条件を負わない (否認する) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・性質の損失または損害についても、 責任を負わない (契約上、 不法行為上(過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であった り、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 訂正およびアップデート を貴殿または貴社に知らせる義務も負いません。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照して下さい。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケーシ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大な アプ リ ケーシ ョ ンにザ イ リ ン ク ス の製品を使用す る 場合の リ ス ク と 責任は、 貴殿ま たは貴社が単独で負 う も のです。japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照して下さい。

自動車用のアプリ ケーシ ョ ンの免責条項

オートモーティブ製品 (製品番号に 「XA」 が含まれる) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セーフティアプ リ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用前または提供前に安全を目的と して十分なテス ト を行う ものと します。セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品を使用する リ スクはすべて顧客が負い、 製品責任の制限を規定する適用法令および規則にのみ従う ものと します。

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