CEDG -Tema 4 1

Circuitos combinacionales

Puertas lógicas simples y complejas. Multiplexores. Elementos varios: codificadores y decodificadores,

comparadores y operadores. Memorias ROM

Circuitos Electrónicos DigitalesE.T.S.I. Telecomunicación

Universidad Politécnica de Madrid

CEDG -Tema 4 2

Puertas lógicas simples (NOT, AND, OR)

Símbolos y notaciónDescripción textual del comportamientoTabla de verdadHojas de componentes comerciales

CEDG -Tema 4 3

Inversor

A Y

La salida Y es la negación (inversión) de la entrada A

Y = A__

HL

CEDG -Tema 4 4

Inversor (Hoja Comercial 74HC04)

CEDG -Tema 4 5

Inversor 74HC04

CEDG -Tema 4 6

Inversor 74HC04

CEDG -Tema 4 7

Inversor 74HC04

CEDG -Tema 4 8

Puerta AND

AB

Y = A · B

La salida Y se activa (nivel alto)cuando las 2 entradas (A y B) están activadas a la vez. En el resto de los casos la salidano estará activada (nivel bajo).

LLLH

CEDG -Tema 4 9

Puerta AND (Hoja Comercial 74HC08)

CEDG -Tema 4 10

Puerta OR

AB

Y = A + B

Y = A + B

HH

La salida Y se activa (nivel alto)cuando alguna de las 2 entradas (A ó B) están activadas, incluyendo el caso de que ambas entradas lo estén. La salidano estará activada (nivel bajo)en el único caso de que ninguna entrada esté activada.

LHHH

CEDG -Tema 4 11

Puerta OR (Hoja Comercial 74HC32)

CEDG -Tema 4 12

Descripción de la funcionalidad de una puerta lógicamediante formas de onda (cronogramas)

Entradas

Operadoreslógicossimples

Tiempo

CEDG -Tema 4 13

CEDG -Tema 4 14

Puerta NAND

AB

Y = (A · B)’

Y = (A · B)’

HHHL

Consiste en una combinaciónde una puerta AND seguidade un inversor (NOT)

CEDG -Tema 4 15

Propiedades interesantes de la puerta NAND

Se puede utilizar la puerta NAND para obtenercualquiera de los tres operadores lógicos básicos(NOT, AND y OR)

CEDG -Tema 4 16

Puerta NAND (Hoja Comercial 74HC00)

CEDG -Tema 4 17

Puerta NOR

Y = (A + B)’

HLLL

Consiste en una combinaciónde una puerta OR seguidade un inversor (NOT)

A

BY = (A + B)’

CEDG -Tema 4 18

Propiedades interesantes de la puerta NOR

Al igual que con la puerta NAND, se puede utilizar la puerta NOR para obtenercualquiera de los tres operadores lógicos básicos(NOT, AND y OR)

•NOR(a,a) = NOT(a)•NOR’(a,b) = OR(a,b)•NOR(a’,b’) = AND(a,b)

Como ejercicio, demostrar:

Las puertas NAND y NOR típicamente son más rápidas y baratas de fabricar

CEDG -Tema 4 19

Puerta NOR (Hoja Comercial 74HC02)

CEDG -Tema 4 20

Puerta EXOR

A

BY = A + B

LHHL

Y = A + B

La salida Y se activa (nivel alto)exclusivamente cuando sólo una de las 2 entradas (A ó B) están activadas.

CEDG -Tema 4 21

Puerta EXOR (Hoja Comercial 74HC86)

CEDG -Tema 4 22

Puerta EXNOR

A

BY = (A + B)’

HLLH

Y = (A + B)’

Consiste en una combinaciónde una puerta EXOR seguidade un inversor (NOT)

CEDG -Tema 4 23

Aplicaciones de las puertas EXOR• Suma módulo 2. Tabla de verdad. (se verá en sumadores)• Cálculo de paridades (par e impar)

• Comparadores (se verá en comparadores magnitud)

xy

zLa salida z se activa si losbits x e y son diferentes

CEDG -Tema 4 24

Multiplexores

• Permiten seleccionar una entrada de 2n posibles , mediante n bits de control (selección)

...2n entradasde datos

…

n bitsde selección

salida

Multiplexor

CEDG -Tema 4 25

Multiplexor de 2 entradas de datos

Selecciona una línea de datos de entrada (I0 ó I1) dependiendodel valor del bit de selección (S)

CEDG -Tema 4 26

Multiplexor de 2 entradas de datos (74AC157)

CEDG -Tema 4 27

Multiplexor de 4 entradas de datos

CEDG -Tema 4 28

Realización de funciones con multiplexores

I0I1I2I3

S1 S0

Y Y = I0·S1·S0 + I1·S1·S0 + I2·S1·S0 + I3·S1·S0

Ejemplo:

Z = ABC + AB + ABC

I0I1I2I3

S1 S0

Y

A B

C“1”“0”C

ZImplementar Z conun mux de 4 entradas de datos

CEDG -Tema 4 29

Decodificadores y Codificadores Binarios• Decodificadores

(Decoders)Convierten un código de n-bits a una salida con un solo bit activo de 2n (1-out-of- 2n)Pueden ser utilizados para implementarfunciones lógicas

• Codificadores (Encoders)

Convierten un código de 2n bits a uno de n-bitsUtilizados para compactar información y también para asignar prioridades (codificadores de prioridad)

Solo una delas salidas esactiva para unaentrada dada

n-bits

2n bits

DecodificadorBinario

n-bits2n bits CodificadorBinario

CEDG -Tema 4 30

Decodificador Binario 2-a-4

Tabla de Verdad

I1 I0

Y0 = I1’ · I0’

Y1 = I1’ · I0

Y2 = I1 · I0’

Y3 = I1 · I0

Cada salida consisteen un minterm delas variables de entrada

importante para laimplementación de funciones lógicas

CEDG -Tema 4 31

Decodificador Binario 2-a-4 (74AC139)

CEDG -Tema 4 32

Decodificador Binario 3-a-8 (74HC138)

CEDG -Tema 4 33

Cualquier función lógica de n-variables puede serimplementada utilizando un único n-a-2n decodificador, para generar los minterms, y puertas OR para formarla suma.

Implementación de funciones lógicas utilizando Decodificadores

Verificar:

CEDG -Tema 4 34

Implementación de funciones lógicas utilizando Decodificadores (Ejemplo)

x y z C 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

C

Tabla de Verdad

C = x’ y z’ + x’ y z + x y z’ + x y z

CEDG -Tema 4 35

Conexión de decodificadores en paralelo

Ejercicio: Construir un decodificador 4-a-16 utilizando dos decodificadores 3-a-8

N0N1N2N3

CEDG -Tema 4 36

Codificadores Binarios

Convierten un código de 2n bits a uno de n-bits

Uno de los más típicos es el de 8 a 3

En un momento dado sólo una de las entradasestá activa (con valor igual a 1)

I0

I1

I2

I3I4I5I6

I7

y0y1y2

Codificador8 a 3

Entradas Salidas

Problema si más de una entrada vale 1 en un momento dado

CEDG -Tema 4 37

Codificadores de Prioridad● Asignan un orden (prioridad) a las entradas● En el caso de que más de una entrada valga 1, el código de salida corresponde a la de la entrada con prioridad más alta

● Codificador de prioridad:H7= I7 (MÁS ALTA PRIORIDAD)H6= I7’·I6H5= I7’·I6’·I5H4= I7’·I6’·I5’·I4H3= I7’·I6’·I5’·I4’·I3H2= I7’·I6’·I5’·I4’·I3’·I2H1= I7’·I6’·I5’·I4’·I3’·I2’·I1H0= I7’·I6’·I5’·I4’·I3’·I2’·I1’·I0

IDLE= I7’·I6’·I5’·I4’·I3’·I2’·I1’·I0’

● Codificador binario estandar:Y0= H1+H3+H5+H7Y1= H2+H3+H6+H7Y2= H4+H5+H6+H7

Codificador dePrioridad

Codificador Binario

I0

I1

I2

I3

I4

I5

I6

I7

H0H1

H2H3

H4H5

H6

H7

I0

I1

I2

I3

I4

I5

I6

I7

Y0Y1

Y2

Y0

Y1

Y2

IDLE IDLE

La señal IDLE vale 1 cuando ninguna entrada está activada

Selector de

CEDG -Tema 4 38

Codificador de Prioridad 74F148

Ejercicio:

Realizar un codificador de prioridadde 32 bits a partir de 4 codificadorestipo 74X148 de 8 bits utilizando la salida EO para conexión encascada

CEDG -Tema 4 39

Comparadores● Permiten comparar palabras de n-bits, utilizando

puertas EXOR

LHHL

Y = A + B

LHHL

Y = A + BY = A + B

Tabla de verdad de puerta EXOR● Comparador de 1 bit

● Comparador de 4 bits

CEDG -Tema 4 40

Comparador de magnitud de 8 bits (74HC682)

P : P0…P7

Q : Q0…Q7

P = Q

P > Q

CEDG -Tema 4 41

Otras condiciones (=,≠,<,≤,>,≥)

≠

=

>

≥

≤

<

CEDG -Tema 4 42

Sumadores• El bloque elemental de los sumadores es el

sumador completo o “full adder”, con tratamiento de acarreos de entrada (CIN) y salida (COUT)

• Tabla de verdad

1111110011101010100110110010100110000000

CoutSCinYX

CEDG -Tema 4 43

Circuito interno del sumador completo

CEDG -Tema 4 44

Sumador del tipo “Ripple carry”

• Velocidad limitada por la cadena de acarreoTsuma= 3 * Tcarry + máximo (TS3

,TC4)

• Para el desarrollo de sumadores rápidos se trabaja sobre la cadena de acarreo para eliminarla o limitarla (sumadores del tipo look-ahead carry )

Camino crítico

CEDG -Tema 4 45

Sumador de 4 bits 74HC283 con estructura look-ahead carry

• Utiliza internamente una estructura “look-ahead carry” para obtener mayor velocidad

• Ecuaciones:gi = xi.yi (generar acarreo)pi = xi+yi (propagar acarreo)ci+1 = gi + pi.ci (siguiente acarreo)

Ejercicio:

Obtener sumador de dosnúmeros de 16 bits utilizandosumadores de 4 bits (74x283)

CEDG -Tema 4 46

Restadores• La resta, en complemento a dos, se realiza de la

misma forma que una suma• El complemento a dos se obtiene realizando el

complemento a uno (cambiar los “1” por “0” y viceversa) y sumando un “1”

• Por lo tanto: A – B = A + B* + 1. La forma más simple de realizar la suma es la siguiente:– Complementar la entrada B al ponerla a la entrada del

sumador, utilizando inversores, y poner el acarreo de entrada Cin a “1”

• Para realizar una suma normal, poner Cin a “0” y no invertir B, por lo que puede realizarse una unidad de suma/resta.

CEDG -Tema 4 47

Unidad suma/resta utilizando sumadores completos (Full Adders) y puertas EXOR

• Se utilizan puertas EXOR como inversores controlados por la señal S. • Si S=1, las puertas EXOR actúan como inversores generando el complemento de B, y el acarreo de entrada al primer FA vale 1, obteniendo la operación A-B

• Si S=0, se obtiene A+B

CEDG -Tema 4 48

Multiplicadores• Ejemplo: multiplicación de 8 bits (X0..X7)*(Y0..Y7)• Se convierte la multiplicación en la realización de

sumas

CEDG -Tema 4 49

Implementación del multiplicador

CEDG -Tema 4 50

Implementación alternativa con

cadena de acarreo más

rápida

CEDG -Tema 4 51

Memorias ROM

CEDG -Tema 4 52

Memorias ROM II

• Constan de n entradas (llamadas Bus de direcciones) y b salidas (llamadas Bus de datos)

• Por cada combinación binaria de las entradas (2n) existe un dato de longitud b bits

• En la memoria caben 2n palabras de b bits, o sea, en total 2n x b bits.

CEDG -Tema 4 53

Memoria ROM como sistema combinacional

• Una ROM (Read Only Memory) también puede verse como un circuito combinacional con una tabla de verdad– Puede implementar cualquier función lógica

combinacional– Las entradas de la función se conectan al bus de

direcciones– Las salidas de la función se conectan al bus de datos

CEDG -Tema 4 54

Ejemplo de implementación de una función lógica en una

ROM

CEDG -Tema 4 55

Temporización de una ROM• ADDR – “Bus” de direcciones• DATA – “Bus” de datos• CS_L – Selector del circuito (chip select)• OE_L – Habilitación del “bus” de datos (output

enable)

CEDG -Tema 4 56

1) Complete el cronograma del siguiente circuito teniendo en cuenta la existencia de retardos de las puertas.