高速32bit risc cpu&fpga ボ－ドアルファボ－ドシリ－ズ3．6...

ＳＦ－７０４４Ｆ

アルファボ－ドシリ－ズ

ハ－ドウェア・マニュアル

ALPHA PROJECT Co., LTD

高速 32bit RISC CPU&FPGA ボ－ド

５版２００９／０６／１８

ＳＦ－７０４４Ｆハ－ドウェア・マニュアル

この度は、アルファボ－ドシリ－ズ「ＳＦ－７０４４Ｆ」をお買いあげ頂きまして誠に有り難うございます。

本製品は、ＣＰＵコアにＳＨ２を採用したシングルチップマイコンＳＨ７０４４ＦとＳＲＡＭテクノロジを採用した

３万ゲートのＦＰＧＡデバイスＡＣＥＸ１Ｋ３０を搭載した汎用ＣＰＵ＆ＦＰＧＡボードです。

本ボ－ドをお役立て頂くために、本マニュアルを十分お読み下さいますようお願いいたします。

今後共、弊社製品をご愛顧賜りますよう宜しくお願いいたします。

★本製品の内容及び仕様は予告なしに変更されることがありますのでご了承ください。

★本製品は万全の注意を払って製作されていますが、万一初期不良品であった場合、お買い上げ頂いた販売

店へ保証書を添えてご返却ください。（弊社より直接お買い上げのお客様につきましては、出荷時に全て

登録済みとなっております。）

★保証内容、免責等につきましては、添付の保証書をご覧ください。

・ＳＦ－７０４４Ｆボ－ド ×１枚

・電源用ハ－ネス（２ＰＩＮ） ×１本

・マニュアル＆ソフトウェアＣＤ－ＲＯＭ ×１枚

・保証書 ×１枚

・回路図 ×１枚

梱包内容

目次

１．製品概要１

１．１概要１

１．２機能及び特長１

１．３仕様３

１．４構成ブロック図４

２．機能説明５

２．１設定５

２．２メモリバックアップ１１

２．３リセット１１

２．４電源構成１３

２．５端子配列１４

２．５外部回路の拡張方法１８

３．技術資料１９

３．１ＣＰＵとＦＰＧＡの接続１９

３．２アドレスマップ２２

３．３ウェイト設定２３

３．４内蔵フラッシュＲＯＭの書き込み方法２４

３．５ＦＰＧＡのコンフィギュレーション２６

３．６ＳＦ－７０４４上のＡＣＥＸデザインについて４０

３．７外形寸法５０

３．８回路構成５０

４．製品サポートと使用上の注意５０

４．１弊社ホームページのご案内５１

４．２製品サポート窓口５１

４．３製品のサポート範囲５１

４．４使用上の注意５２

1

ＳＦ－７０４４Ｆ

１．製品概要

１．１概要

本製品は、ＣＰＵコアにＳＨ２を採用したシングルチップマイコン「ＳＨ７０４４Ｆ」とＳＲＡＭテクノロジを採用した３

万ゲートのＦＰＧＡデバイス「ＡＣＥＸ１Ｋ３０」を搭載した汎用ＣＰＵ＆ＦＰＧＡボードです。本ボ－ドは外部接続コネ

クタへ外部拡張に必要な信号をすべて引き出してありますので、各種試作用途及び小ロットの製品への適用など、幅広い対

応が可能です。

１．２機能及び特長

１）３２ビットＲＩＳＣＣＰＵＳＨ７０４４Ｆ（ルネサステクノロジ製）を搭載

＜ＳＨ７０４４Ｆ概要＞

・内部３２ビット構成

・２５６ＫｂｙｔｅフラッシュＲＯＭ（Ｆ－ＺＴＡＴ）内蔵

・４ＫｂｙｔｅＲＡＭ内蔵

・乗算器内蔵

・パイプライン５段パイプライン

・ＤＭＡコントローラ４チャネル

・データトランスファコントローラ

・マルチファンクションタイマパルスユニット１６ビット５チャネル

・コンペアマッチタイマ１６ビット２チャネル

・ウォッチドックタイマ８ビット

・シリアルインタ－フェ－ス２チャネル

・割り込み外部９本（ＮＭＩ、ＩＲＱ７～ＩＲＱ０）

・パラレルポ－ト最大８２本（兼用端子含む入出力７４本入力８本）

・Ａ／Ｄ変換器分解能１０ビット８チャネル

・最高動作周波数２８ＭＨｚ（ＰＬＬ使用時）

・低消費電力

※機能詳細はＳＨ７０４４Ｆのハードウェアマニュアルをご参照下さい。

２）３万ゲートＦＰＧＡＡＣＥＸ１Ｋ３０（アルテラ製）を搭載

＜ＡＣＥＸ１Ｋ３０概要＞

・標準ゲート数３０，０００ゲート

・ロジックエレメント数１，７２８個

・エンベデット・アレイ・ブロック数６個

・内蔵ＲＡＭビット数２４，５７６ビット

・ユーザＩ／Ｏピン数最大１０２本

・ＭｕｌｔｉＶｏｌｔＩ／Ｏインタフェース２．５Ｖ、３．３Ｖ、５．０Ｖデバイスとインタフェース可能

・ＰＬＬ回路を搭載逓倍：１，２

・低消費電力

※機能詳細はＡＣＥＸ１Ｋ３０のハードウェアマニュアルをご参照下さい。

2

ＳＦ－７０４４Ｆ

３）内蔵フラッシュＲＯＭ２５６Ｋｂｙｔｅ、高速ＳＲＡＭ１Ｍｂｙｔｅ搭載

本製品に採用したＳＨ７０４４ＦはフラッシュＲＯＭを２５６Ｋｂｙｔｅ内蔵し、約１万回の書き換えが可能

となっています。

内蔵フラッシュＲＯＭは、１ステートアクセスなのでＳＨ２の性能を最大限に引き出せます。

ＲＡＭは外部にバックアップ可能な高速ＳＲＡＭを１６ｂｉｔバス幅接続で１Ｍｂｙｔｅ搭載しておりますので、

多種多用な使い方が可能です。

４）ＦＰＧＡコンフィギュレーションデバイスが不要、複数のコンフィギュレーションに対応

ＦＰＧＡのコンフィギュレーションは、コンフィギュレーションデータをユーザプログラム内に配置して、ＣＰＵか

ら行う方式を採用していますので、専用のコンフィギュレーションデバイスが不要です。

また、ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーションにも対応していますので、デバック等、頻繁にＦＰＧ

Ａの変更が必要な場合には、ＰＣから直接コンフィギュレーション可能です。

５）標準でＦＰＧＡはＣＰＵにバス接続

ＦＰＧＡはＣＰＵにバス接続されているほか、割り込み／状態通知／初期化用の信号があらかじめ接続（切り離し可

能）されています。

６）ＲＳ２３２Ｃドライバ搭載の通信用コネクタを装備

シリアルＩ／ＦにＲＳ２３２Ｃドライバを搭載している他、Ｄサブコネクタを装備しておりますので、基板単体でＰ

Ｃとの通信テスト等が簡単に行えます。

７）外部拡張が容易

外部接続用コネクタ（６４Ｐｉｎ×２、５０Ｐｉｎ×１未実装）へ拡張に必要な信号線をすべて引き出してありま

すので、Ｉ／Ｏ等の接続が容易です。

８）組込みに便利なコンパクトサイズ

１２０×９０（ｍｍ）の小型基板に多くの機能を搭載しておりますので、組込み用途に最適です。

3

ＳＦ－７０４４Ｆ

１．３仕様

ＳＦ－７０４４Ｆ仕様

ＣＰＵＳＨ７０４４Ｆ（ルネサステクノロジ製）

動作周波数最大２４．５７６ＭＨｚ（６．１４４ＭＨｚ水晶）

メモリ

内蔵フラッシュＲＯＭ２５６Ｋｂｙｔｅ

内蔵ＲＡＭ４Ｋｂｙｔｅ

外部ＳＲＡＭ１Ｍｂｙｔｅ（バッテリバックアップ可）

シリアルＩ／Ｆ非同期／同期Ｉ／Ｆ２チャネル（ＳＣＩ１は通信用コネクタに接続）

パラレルＩ／Ｏ８２本（兼用端子を含む）

タイマ／カウンタ

１６ビットマルチファンクションタイマ５チャネル

１６ビットコンペアマッチタイマ２チャネル

８ビットウォッチドッグタイマ

割り込み割り込みコントローラ内蔵

外部９本（ＮＭＩ，ＩＲＱ７～ＩＲＱ０）

Ｃ

Ｐ

Ｕ

部

Ａ／Ｄコンバータ８チャネル分解能１０ｂｉｔ

ＦＰＧＡＥＰ１Ｋ３０ＴＣ１４４－２（ＡＣＥＸ１Ｋアルテラ）

標準ゲート数３０，０００ゲート

ロジックエレメント数１，７２８個

内蔵ＲＡＭ２４，５７６ｂｉｔ

ユーザＩ／Ｏピン

標準入出力９６本（内２６本はＣＰＵにバス接続）

入力専用４本（内１本はＣＰＵＰＥ１３に接続）

クロック入力専用２本（内１本はＣＰＵＣＫに接続）

全１０２本

Ｆ

Ｐ

Ｇ

Ａ

部

ＰＬＬ逓倍：１，２（空ＣＬＫ端子で使用可能）

リセットリセットＩＣ，リセットＳＷ搭載

外部拡張コネクタ（未実装）からのリセットも可能

コンフィギュレーションＣＰＵ、ＦＰＧＡのＪＴＡＧ端子

外部接続

外部拡張６４Ｐｉｎコネクタ×２未実装

５０Ｐｉｎコネクタ×１未実装

シリアルＩ／Ｆ９Ｐｉｎコネクタ（Ｄ－ＳＵＢ）

ＦＰＧＡＪＴＡＧ１０Ｐｉｎコネクタ

電源２Ｐｉｎコネクタ

電源電圧ＤＣ５．０Ｖ±１０％／３．３Ｖ±５％

外部からの３．３Ｖ供給動作可

消費電流

ＴＹＰ．２４０ｍＡＭＡＸ．３５０ｍＡ（参考値）

ＦＰＧＡ内の回路規模により消費電流は変化します

本表の値は出荷チェックプログラム（ＦＰＧＡ使用率５％）のものです

使用環境条件温度０～５０℃

湿度２０～８０％（結露なし）

共

通

寸法１２０×９０（ｍｍ）

4

ＳＦ－７０４４Ｆ

１．４構成ブロック図

SH7044F(24.576MHz) SRAM512K x 8bit ACEX

EP1K30TC144-2

30,000 gate102 UserI/O

JTAG10P 6

8

8

D15～D8

D7～D0

20

SRAM512K x 8bit

A19～A0

ＣＰ

Ｕバ

スコ

ント

ロール

系信号

CN1

ＦＰ

ＧＡ

Ｉ／

Ｏ

CN3

ＣＰＵ

Ｉ／

Ｏ系信

号

PB9/IRQ7/A21/ADTRG

PB8/IRQ6/A20/nWAIT

CS3

CS0～2

RD

WRHWRL

11

67

SP3222

PORT

CN4

TXD1/RXD1

D-SUB 9pin

CK

6.144MHz

6

MD0～3FWP

uPC29253.3V

I/O

LT1086 3.3VPOWER

VCC

64pin

50pin

64pin

5V

2pin

core

JTAG

nCONFIG

nSTATUS

CONF_DONE

RESET RESETSW

PORT

PORT

PORT

2.5V

GCLK2

PORT INIT_DONE

UserI/O

UserI/O

UserI/O

UserI/OsGCLK

Input 42

14

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾓｰﾄﾞ切替

PORT Input

5

ＳＦ－７０４４Ｆ

２．機能説明

２．１設定

本ボードは、使用用途に応じてさまざまな設定の変更が行えます。お客様の用途に合わせて最適な設定にしてください。な

お、設定を変更する際には必ず電源を落としてからおこなってください。

１）ＲＳ２３２Ｉ／Ｆの使用の選択

本ボードにはＲＳ２３２ドライバとＤ－ＳＵＢコネクタが搭載されており、ＲＳ２３２Ｉ／Ｆが直結可能となっています。

ＲＳ２３２ドライバにはＳＣＩ１（ＴｘＤ１、ＲｘＤ１）が接続されていますが、他の目的で使用する場合には切り離すこ

とが可能です。

注意内蔵フラッシュＲＯＭへのブート書き込みには、ＳＣＩ１を使用する必要があります。

図２－１基板ＪＰ配置図

ＪＰ１設定

短絡：ＲＳ２３２ドライバを使用する（出荷時設定）

未短絡：ＲＳ２３２ドライバを使用しない

6

ＳＦ－７０４４Ｆ

２）モニタＬＥＤの使用の選択

本ボードには、簡易テスト用にモニタＬＥＤ（ＬＤ１：緑）が実装されています。

ポートはＰＥ１５を使用していますが、使用しない場合には切り離すことが可能です。

３）ＳＲＡＭの使用の選択

本ボードには５１２Ｋ×８ｂｉｔ×２個のＳＲＡＭが実装されています。

ＳＲＡＭのチップセレクトにはＣＳ１が接続されていますが、ＣＳ１空間を他の目的で使用する場合には切り離すことが可

能です。

ＲＪ１設定

短絡：モニタＬＥＤを使用する（出荷時設定）

未短絡：モニタＬＥＤを使用しない

ＲＪ２設定

短絡：ＳＲＡＭ（ＣＳ１）を使用する（出荷時設定）

未短絡：ＳＲＡＭ（ＣＳ１）を使用しない

図２－２モニタＬＥＤの接続

SH7044F CPU

PE15

VCC

ドライバ

PE15 H: 点灯 LD1L: 消灯

RJ1

7

ＳＦ－７０４４Ｆ

４）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＩＮＩＴ＿ＤＯＮＥ信号）

本ボードではＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号がＣＰＵのポートに接続されています。

ポートはＰＥ７を使用していますが、使用しない場合には切り離すことが可能です。

備考ＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号はコンフィギュレーション完了後にＦＰＧＡがイニシャライ

ズ動作中であることを示す信号です。

５）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＩＲＱ７）

本ボードではＦＰＧＡのユーザＩ／Ｏ信号（１８ピン）がＣＰＵのＩＲＱ７（ＰＢ７）に接続されています。

使用しない場合には切り離すことが可能です。

６）ＣＰＵ－ＦＰＧＡ間接続信号の使用の選択（ＷＡＩＴ）

本ボードではＦＰＧＡのユーザＩ／Ｏ信号（１９ピン）がＣＰＵのＷＡＩＴ（ＰＢ８）に接続されています。

使用しない場合には切り離すことが可能です。

ＲＪ７設定

短絡：ＩＲＱ７をＦＰＧＡ間接続で使用する（出荷時設定）

未短絡：ＩＲＱ７をＦＰＧＡ間接続で使用しない

ＲＪ８設定

短絡：ＷＡＩＴをＦＰＧＡ間接続で使用する（出荷時設定）

未短絡：ＷＡＩＴをＦＰＧＡ間接続で使用しない

ＲＪ６設定

短絡：ＩＮＩＴ＿ＤＯＮＥ信号を使用する（出荷時設定）

未短絡：ＩＮＩＴ＿ＤＯＮＥ信号を使用しない

8

ＳＦ－７０４４Ｆ

７）ＷＡＩＴ信号プルアップ使用の選択

ＦＰＧＡのユーザＩ／Ｏ信号（１９ピン）をＣＰＵのＷＡＩＴ（ＰＢ８）に接続して使用する時に、この信号線はプルアッ

プ処理されています。プルアップが不要な場合には切り離すことが可能です。

８）ＲＳ２３２Ｉ／ＦのＲＴＳとＣＴＳの短絡

ＳＨ７０４４ＦのＳＣＩにはフロー制御用のＲＴＳ／ＣＴＳ端子はありません。しかし、接続する相手機器にはＲＴＳとＣ

ＴＳを必要とするものがあります。それらの機器と通信をおこなうために、相手機器のＲＴＳとＣＴＳをボード内で短絡す

ることができます。

本処理は簡易的なものでフロー制御を実現するものではありません。したがって、接続する機器

によってデータオーバーフロー等が発生する場合があります。

９）ボード供給電源の選択

本ボードでは、５Ｖからボード上のレギュレータで３．３Ｖを生成していますが、外部から直接３．３Ｖの電源を供給する

ことも可能です。５Ｖを供給する場合にはＣＮ５から、３．３ＶはＣＮ１もしくはＣＮ４から供給します。

注意各電源は必ず所定のコネクタより供給してください。

短絡：５Ｖを供給（レギュレータを使用）する。（出荷時設定）

未短絡：３．３Ｖを供給する

ＲＪ１１設定

短絡：ＲＴＳとＣＴＳを短絡する。（出荷時設定）

未短絡：ＲＴＳとＣＴＳを短絡しない。

ＲＪ１０設定

ＲＪ９設定

短絡：ＦＰＧＡ間接続されたＷＡＩＴをプルアップする（出荷時設定）

未短絡：ＦＰＧＡ間接続されたＷＡＩＴをプルアップしない

9

ＳＦ－７０４４Ｆ

１０）ＣＰＵ動作モードの設定

注意動作モードの切り替えは必ず電源を切った状態で行ってください。

スイッチの各ビットはＣＰＵの以下の端子と接続されており、ＯＦＦで”１”、ＯＮで”０”となります。

Ｓ１１２３４５６

端子名－ＦＷＰＭＤ３ＭＤ２ＭＤ１ＭＤ０

出荷時設定ＯＮＯＮＯＦＦＯＮＯＦＦＯＮ

注意Ｓ１－１はＯＦＦに設定しないで下さい。

①ＣＰＵ動作モードの選択

ＳＨ７０４４Ｆにはさまざまな動作モードがあります。本ボードでは以下のモード設定が可能です。

Ｓ１設定ＭＯＤＥ

２５６モード名

内蔵

ＲＯＭＣＳ０バス幅

０ OFF ON ON ＭＣＵ拡張モード０無効 8

１ OFF ON OFF ＭＣＵ拡張モード１無効 16

２ OFF OFF ON ＭＣＵ拡張モード２有効 8/16/32

３ OFF OFF OFF シングルチップモード有効－

Ｆ０ ON ON ON ブートモード有効 8/16/32

Ｆ１ ON ON OFFブートモード

(シングルチップ）有効－

Ｆ２ ON OFF ON ユーザプログラムモード有効 8/16/32

Ｆ３ ON OFF OFFユーザプログラムモード

(シングルチップ）有効－

上記以外設定しないでください。

注意動作モードの変更は、各ジャンパ設定と周辺インターフェースの接続をよく確認のうえ

おこなってください。

Ｓ１出荷時設定

ＣＰＵモード：ユーザプログラムモード（Ｆ２）

ＣＬＫモード：クロックモード２（×４）

ON

４３２１６５

10

ＳＦ－７０４４Ｆ

②クロックモードの選択

ＳＨ７０４４Ｆはクロック逓倍用ＰＬＬ回路を内蔵しており、以下のクロックモードが設定可能です。

Ｓ１設定ＭＯＤＥ

３４動作クロック

０ ON ON ×１

１ ON OFF ×２

２ OFF ON ×４

３ OFF OFF －

注意ＭＯＤＥ３には設定しないで下さい。

１１）ＦＰＧＡコンフィギュレーションモードの設定

注意動作モードの切り替えは必ず電源を切った状態で行ってください。

ＣＰＵＣＰＵからプログラムによるコンフィギュレーション

ＪＴＡＧＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション

CPUJTAG

ＳＷ２出荷時設定

ＣＰＵモード

11

ＳＦ－７０４４Ｆ

２．２メモリバックアップ

本ボ－ド上のＲＡＭは外部にバックアップ電源を接続することによりバックアップが可能です。

ＢＡＴＴ端子（ＣＮ１６４Ｐ）にバックアップ電源を接続してください。

なお、リチウムイオン電池等の２次電池を使用される場合には、別途充電回路が必要となります。

図２－３メモリバックアップ接続

注意本ボードで採用している高速ＳＲＡＭ（１個当たり）は、バックアップ電流にｔｙｐ１ｕＡ／ｍａｘ４０ｕＡ

が必要です。

２．３リセット

本ボ－ドのリセット動作には以下の３つがあります。

１）電源投入時及び電圧降下時のリセット動作

５Ｖ供給時に約４．３Ｖ～４．７Ｖ（標準４．５Ｖ）でシステムリセットされます。

ｎＲＥＳＥＴ端子は専用ＩＣ(PST592CM（ミツミ製））により、約 100ms 間の LOW パルスが出力されます。

ＣＰＵはパワーオンリセット例外処理を開始します。

【電源投入時】【電圧下降時】

ＣＨ１：ＶＣＣ（＋５Ｖ）ＣＨ１：ＶＣＣ（＋５Ｖ）

ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５１ｐｉｎ）ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５１ｐｉｎ）

4.7V4.3V

100ms リセット解除

4.7V4.3V

リセット開始

CN1 ２．４Ｖ≦ＢＡＴＴ≦３．３Ｖ

ＢＡＴＴ

ＧＮＤ

64

リチウム電池等

ＳＦ－７０４４Ｆ

50

12

ＳＦ－７０４４Ｆ

２）リセットＳＷによるリセット動作

リセットＳＷを押すことにより強制的にシステムリセットされます。こちらも専用ＩＣにより、約 100ms 間の LOW パルスが

出力されます。ＣＰＵは、パワーオンリセット例外処理を開始します。

【リセットＳＷによるｎＲＥＳＥＴ】

ＣＨ１：リセットＳＷ（ＩＣ５２ｐｉｎ）

ＣＨ２：ｎＲＥＳＥＴ（ＩＣ５１ｐｉｎ）

３）外部からの制御によるリセット

ｎＲＥＳＥＴ端子（ＣＮ１６１Ｐ）へ外部回路を接続することにより、外部からのリセット動作が可能となります。

（パワーオンリセット）ｎＲＥＳＥＴ信号はオープンコレクタ出力なのでワイアードＯＲ接続が可能です。

この場合は、外部の RESEＴ回路により、安定時間分の RESET パルスを保持する必要があります。

図２－４外部からのリセット接続

100ms

リセット解除PUSH

CN1

61

13,14

ＳＦ－７０４４Ｆ

ｎＲＥＳＥＴ

ＧＮＤ

外部 RESET 回路

T ≧ 10ms

13

ＳＦ－７０４４Ｆ

２．４電源構成

ＳＦ－７０４４Ｆボード上には３．３Ｖと２．５Ｖの電源レギュレータが搭載されています。

各々の電源関係を下図に示します。

電源投入／切断時の各レギュレータの特性

【電源投入５Ｖ（CH1）－３．３Ｖ(CH2)】【電源切断５Ｖ（CH1）－３．３Ｖ（CH2）】

【電源投入５Ｖ（CH1）－２．５Ｖ(CH2)】【電源切断５Ｖ（CH1）－２．５Ｖ（CH2）】

3.3Vﾚｷﾞｭﾚｰﾀ

2.5Vﾚｷﾞｭﾚｰﾀ

SH7044FSRAM232C ﾄﾞﾗｲﾊﾞ

ACEX(VccIO)

ACEX(VccINT)５Ｖ（ＶＣＣ）

０Ｖ（ＧＮＤ）

CN71

2

ＳＦ－７０４４ＦCN1-1CN4-43,44

JP11

図２－５電源関係図

14

ＳＦ－７０４４Ｆ

２．５端子配列

本ボ－ドは外部拡張に必要な信号をＣＮ１、ＣＮ３、ＣＮ４にすべて引き出してあります。

以下に各コネクタの端子配列を示します。

ＣＮ１ＣＰＵバスコントロール系信号端子

1 3.3V FPGA 28pin Input/Output 2

3 FPGA 27pin Input/Output FPGA 26pin Input/Output 4




11 FPGA 11pin Input/Output,RDYnBSY FPGA 7pin Input/Output,CLKUSR 12

13 GND GND 14

15 D15/PD15 △☆ D14/PD14 △☆ 16

17 D13/PD13 △☆ D12/PD12 △☆ 18

19 D11/PD11 △☆ D10/PD10 △☆ 20

21 D9/PD9 △☆ D8/PD8 △☆ 22

23 D7/PD7 △☆◎ D6/PD6 △☆◎ 24

25 D5/PD5 △☆◎ D4/PD4 △☆◎ 26

27 D3/PD3 △☆◎ D2/PD2 △☆◎ 28

29 D1/PD1 △☆◎ D0/PD0 △☆◎ 30

31 VCC (5V) VCC (5V) 32

33 A21/PB9/nIRQ7/nADTRG ○ A20/PB8/nIRQ6/nWAIT ○ 34

35 A19/PB7/nIRQ5/nBREQ ▽○☆ A18/PB6/nIRQ4/nBACK ▽○☆ 36

37 PB5/nIRQ3/nPOE3/RDWR PB4/nIRQ2/nPOE2/nCASH 38

39 PB3/nIRQ1/nPOE1/nCASL PB2/nIRQ0/nPOE0/nRAS 40

41 A17/PB1 ○☆ A16/PB0 ○☆ 42

43 A15/PC15 ○☆ A14/PC14 ○☆ 44

45 A13/PC13 ○☆ A12/PC12 ○☆ 46

47 A11/PC11 ○☆ A10/PC10 ○☆ 48

49 GND GND 50

51 A9/PC9 ○☆ A8/PC8 ○☆ 52

53 A7/PC7 ○☆ A6/PC6 ○☆ 54

55 A5/PC5 ○☆ A4/PC4 ○☆ 56

57 A3/PC3 ○☆ A2/PC2 ○☆ 58

59 A1/PC1 ○☆ A0/PC0 ○☆ 60

61 nWDTOVF nRESET 62

63 NMI △ BATT 64

表中の記号説明◎ ＣＰＵとＦＰＧＡの接続に使用されている端子、下線の機能にて使用され変更不可能○ ＣＰＵとＦＰＧＡの接続に使用されている端子、ＦＰＧＡの設計内容により変更可能△ １０ＫΩにてプルアップされている端子▲ ４．７ＫΩにてプルアップされている端子▽ １０ＫΩにてプルダウンされている端子□ 内蔵フラッシュの書込、リモートデバッガにて下線の機能にて使用される端子☆ ＳＲＡＭとの接続に使用されている端子、ＳＲＡＭを使用しない場合には変更可能

15

ＳＦ－７０４４Ｆ

ＣＮ３ＦＰＧＡＩ／Ｏ端子





9 VCC (5V) VCC (5V) 10





19 - - 20



25 FPGA 59pin Input/Output FPGA 56pin Input △ 26

27 FPGA 55pin GCLK1,CKLK △ FPGA 54pin Input △ 28

29 GND GND 30




37 FPGA 43pin Input/Output FPGA 42pin Input/Output,LOCK 38

39 GND GND 40







16

ＳＦ－７０４４Ｆ

ＣＮ４ＣＰＵＩ／Ｏ系信号端子

1 PA15/CK △◎ PA14/nRD △◎☆ 2

3 PA13/nWRH △☆ PA12/nWRL △◎☆ 4

5 PA11/nCS1 △☆ PA10/nCS0 △ 6

7 PA9/nIRQ3/TCLKD △ PA8/nIRQ2/TCLKC △ 8

9 GND GND 10

11 PA7/nCS3/TCLKB △◎ PA6/nCS2/TCLKA △ 12

13 PA5/nIRQ1/SCK1/nDREQ1 △ PA4/TXD1 △□ 14

15 PA3/RXD1 △□ PA2/nIRQ0/SCK0/nDREQ0 △ 16

17 PA1/TXD0 △ PA0/RXD0 △ 18

19 GND GND 20

21 PE15/TIOC4D/DACK1/nIRQOUT ★ PE14/TIOC4C/DACK0/nAH ◎ 22

23 PE13/TIOC4B/nMRES ○ PE12/TIOC4A 24

25 PE11/TIOC3D PE10/TIOC3C 26

27 PE9/TIOC3B PE8/TIOC3A 28

29 PE7/TIOC2B ○ PE6/TIOC2A ◎ 30

31 PE5/TIOC1B ◎ - 32

33 VCC (5V) VCC (5V) 34

35 PF7/AN7 PF6/AN6 36

37 PF5/AN5 PF4/AN4 38

39 PF3/AN3 PF2/AN2 40

41 PF1/AN1 PF0/AN0 42

43 3.3V 3.3V 44

45 PE4/TIOC1A ▲ PE3/TIOC0D/DRAK1 ▲ 46

47 PE2/TIOC0C/nDREQ1 ▲ PE1/TIOC0B/DRAK0 ▲ 48

49 PE0/TIOC0A/nDREQ0 ▲ - 50

51 FPGA 128pin Input/Output,DEV_OE FPGA 124pin Input 52

53 FPGA 122pin Input/Output,DEV_CLRn FPGA 101pin Input/Output 54







17

ＳＦ－７０４４Ｆ

ＣＮ２ＦＰＧＡＪＴＡＧ端子

1 TCK

2 GND

3 TDO

4 3.3V

5 TMS

6 3.3V

7 -

8 -

9 TDI

10 GND

ＣＮ５ＲＳ２３２端子ＣＮ７電源端子

1 N.C 1 +5V

2 RXD 2 GND

3 TXD

4 N.C

5 GND

6 N.C

7 RTS

8 CTS

9 N.C

＜推奨コネクタ＞

ＣＮ１、４：推奨コネクタ：ＸＧ４Ｈ－６４３１（オムロン）

適合レセプタクル：ＸＧ４Ｃ－６４３１（オムロン）

ＣＮ３：推奨コネクタ：ＸＧ４Ｈ－５０３１（オムロン）

適合レセプタクル：ＸＧ４Ｃ－５０３１（オムロン）

ＣＮ５：使用コネクタＢ２Ｐ－ＳＨＦ－１ＡＡ（日圧）

適合レセプタクルＨ２Ｐ－ＳＨＦ－ＡＡ（日圧）

ＣＮ１、ＣＮ３、ＣＮ４用のコネクタはＣＰＵボードオプション品（拡張コネクタセット）として取り扱いしておりま

すのでお問い合わせください。

18

ＳＦ－７０４４Ｆ

２．６外部回路の拡張方法

外部に回路を拡張する場合には、スタッキング接続が最も一般的な方法です。

リボンケーブル等で接続する方法もありますが、長さに比例して信号が劣化しますので注意してください。

本ボードの拡張コネクタは全て２．５４ｍｍピッチで配置されているので、拡張の基板には市販のユニバーサル基板が使用で

きます。

ＳＦ－７０４４Ｆ

スタッキングコネクタ(XG4H 等）

拡張基板（ユニバーサル基板等）

19

ＳＦ－７０４４Ｆ

３．技術資料

３．１ＣＰＵとＦＰＧＡの接続

本ボード上でのＣＰＵとＦＰＧＡの接続を下図に示します。

図３－１ＣＰＵとＦＰＧＡの接続

各信号の接続用途を下表に示します。

ＣＰＵ信号名ＦＰＧＡ信号名ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用接続通常動作用接続備考

nCS3 UserI/O,nCS ○ ○ ＣＳ

A19-A0 UserI/O ー ○ アドレスバス

D7-D0 UserI/O,D7-D0 ○ ○ データバス

nRD UserI/O,nRS ○ ○ READ ストローブ

nWRL UserI/O,nWS ○ ○ WRITE ストローブ

nWAIT/PB8 UserI/O ー ○ WAIT（切り離し可）

nIRQ7/PB9 UserI/O ー ○ IRQ（切り離し可）

PE13 Input ー ○ FPGA のリセット用

CK GCLK2 ー ○ クロック信号

PE5 nCONFIG ○ ーｺﾝﾌｨｸﾞ開始指示

PE14 CONF_DONE ○ ーｺﾝﾌｨｸﾞ完了

PE7 INIT_DONE ○ ー初期化完（切り離し可）

PE6 nSTATUS ○ ーｺﾝﾌｨｸﾞｽﾃｰﾀｽ

表３－１各接続信号の接続種別と用途

A19-A0

SH7044F ACEX1K30

D7-D0

nCS3

nRDnWRL

nIRQ7/PB9

nWAIT/PB8

R

UserI/O

UserI/O

UserI/O

UserI/OUserI/O

UserI/O

UserI/O

PE13

CK

Input

GCLK2

nCONFIGCONF_DONEINIT_DONEnSTATUS

RJ

RJ:半田ジャンパ

R R R

PE5PE14PE7PE6

RJRJ

RJ

20

ＳＦ－７０４４Ｆ

ＣＰＵとＦＰＧＡの接続は

・コンフィギュレーション用接続信号

・通常動作用接続信号

の２種類に分類されます。

１）コンフィギュレーション用接続信号

コンフィギュレーション用信号接続は、電源投入後などにＣＰＵからＦＰＧＡをコンフィギュレーションする際に使用

します。コンフィギュレーションについての詳細は「３．５ＦＰＧＡのコンフィギュレーション」を参照下さい。

２）通常動作用接続信号

通常動作用接続信号は、ＦＰＧＡのコンフィギュレーションが完了し、コンフィギュレーションされた内容のＦＰＧＡを

ＣＰＵから動作させる際に使用します。

目的仕様により様々なＣＰＵとＦＰＧＡの接続形態が考えられますが、本ボードでは以下の特徴にてＣＰＵとＦＰＧＡが接

続されています。

・ＣＳ３エリアのアドレスＡ１９－Ａ０空間に８ビットバス接続でＦＰＧＡをマッピング

・ｎＷＡＩＴを使用したウェイト制御が可能

・ＦＰＧＡからＩＲＱ７を使用して割込指示が可能

・ＰＥ１３をリセット信号としてＦＰＧＡ全体のリセットが可能

・ＦＰＧＡの動作クロックとしてＣＫを使用

①ＣＰＵとＦＰＧＡのバス接続信号

ＦＰＧＡはＣＰＵのＣＳ３エリアのＡ１９－Ａ０空間に８ビットバス接続されています。

アドレスマッピングの詳細については「３．２アドレスマップ」を参照下さい。

②クロック信号

ＦＰＧＡのＧＣＬＫ２端子にＣＰＵのＣＫ信号が接続されています。これによりＦＰＧＡはＣＰＵと同じシステムクロ

ックで動作します。

③リセット信号

ＦＰＧＡのＩｎｐｕｔ端子にＣＰＵのＰＥ１３端子が接続されています。

ＣＰＵのリセット解除後に、ＣＰＵからコンフィギュレーションされてＦＰＧＡは動作を開始しますので、ＣＰＵと同

等のリセットをＦＰＧＡに入力してもリセットがかかりません。このため、本信号をＦＰＧＡのリセット信号として使

用します。

コンフィギュレーション中から完了後まで、また、個別にＦＰＧＡのみをリセットしたい場合には本信号を使用してリ

セットして下さい。

21

ＳＦ－７０４４Ｆ

④ｎＷＡＩＴ信号

ＦＰＧＡのＵｓｅｒＩ／Ｏ端子がＣＰＵのｎＷＡＩＴに接続されています。これによりＣＰＵからＦＰＧＡへのアクセ

ス時にウェイト制御を行うことが可能です。また、外部接続用コネクタを使用して他のＣＳ信号をＦＰＧＡに接続する

ことで、ＦＰＧＡ内にウェイトコントロール回路を構成することも可能です。

本信号は半田ジャンパにて切り離し可能な構成になっています。ウェイト処理を必要としない場合には、ＣＰＵではＰ

Ｂ８／Ａ２０として、ＦＰＧＡではＵｓｅｒＩ／Ｏとして使用することが可能です。その際、別の半田ジャンパにてプ

ルアップ処理を解除できる構成になっていますので、必要に応じて設定して下さい。

※※ 重要 ※※

本信号は、他のＣＳエリアのウェイト制御にも使用されることを考慮して標準でプルアップ処理が施されて

います。このためＦＰＧＡから出力する信号は「ＯＰＮＤＲＮ」プリミティブを使用して下さい。

⑤ＩＲＱ信号

ＦＰＧＡのＵｓｅｒＩ／Ｏ端子がＣＰＵのＩＲＱ７に接続されています。これによりＦＰＧＡからＣＰＵへ割込処理を

発生させることが可能です。また、ＣＰＵ側で本端子をＰＢ９として使用する場合にはＣＰＵとＦＰＧＡ間のステータ

ス信号としても使用可能です。

本信号は半田ジャンパにて切り離し可能な構成になっています。ＦＰＧＡからの割込処理が必要でない場合には、ＣＰ

Ｕでは別の回路とのＩＲＱやＰＢ９／Ａ２１として、ＦＰＧＡではＵｓｅｒＩ／Ｏとして使用することが可能です。必

要に応じて設定して下さい。

⑥ＩＮＩＴ＿ＤＯＮＥ信号

ＦＰＧＡのＩＮＩＴ＿ＤＯＮＥ信号がＣＰＵのＰＥ７に３．３Ｖのプルアップを介して接続されています。本信号はＦ

ＰＧＡのコンフィギュレーションに関係する信号ですが、使用しない使い方も選択できます。未使用の場合にはＣＰＵ

とＦＰＧＡ間のステータス信号としても使用可能です。

本信号は半田ジャンパにて切り離し可能な構成になっています。必要に応じて設定して下さい。

22

ＳＦ－７０４４Ｆ

３．２アドレスマップ

本ボードでは、ＣＳ１にＳＲＡＭ、ＣＳ３にＦＰＧＡがアサインされています。

動作モードの設定については「２．１１０）①ＣＰＵ動作モードの選択」を参照下さい。

注意！！

ＣＰＵ動作モード（２、Ｆ０，Ｆ２）

内蔵 Flash ROM

２５６Ｋバイト

００００００００Ｈ

０００３ＦＦＦＦＨ

予約０００４００００Ｈ

００１ＦＦＦＦＦＨ

００２０００００Ｈ

００３ＦＦＦＦＦＨ

００４０００００Ｈ

００４ＦＦＦＦＦＨ

ユーザ開放

ＳＲＡＭ（16bit）

１Ｍバイト

００５０００００Ｈ

００７ＦＦＦＦＦＨ

ＳＲＡＭイメージ

００８０００００Ｈ

００ＢＦＦＦＦＦＨ

ユーザ開放

予約

ＦＰＧＡ（8bit）

１Ｍバイト

ＦＰＧＡイメージ

００Ｃ０００００Ｈ

００ＣＦＦＦＦＦＨ

０１００００００Ｈ

ＦＦＦＦ７ＦＦＦＨ

周辺Ｉ／Ｏ

予約

内蔵ＲＡＭ

４Ｋバイト

ＦＦＦＦＦ０００Ｈ

ＦＦＦＦＦＦＦＦＨ

ＦＦＦＦ８０００Ｈ

ＦＦＦＦＢＦＦＦＨ

ＦＦＦＦＣ０００Ｈ

ＦＦＦＦＤＦＦＦＨ

ＣＳ０空間

ＣＳ１空間

ＣＳ２空間

ＣＳ３空間

００Ｄ０００００Ｈ

００ＦＦＦＦＦＦＨ

ＳＨ７０４４Ｆはリセット後、A18～以降が

ポート端子となっています。

本メモリマップどおりに動作させるためには、

リセット直後に A18～A19 をアドレス端子とし

て機能するように、ＰＦＣを初期化する必要が

あります。

23

ＳＦ－７０４４Ｆ

３．３ウェイト設定

本ボード上のメモリアクセスのウェイト数は以下の設定を推奨します。

システムクロック周波数(CK)

メモリ種別 ×１

6.144MHz

×２

12.288MHz

×４

24.576MHz

チップ

セレクト

フラッシュＲＯＭ内蔵ＦｌａｓｈＲＯＭ - - - -

ＳＲＡＭ HM62V8512CLFP-5 相当品０ＷＡＩＴ０ＷＡＩＴ１ＷＡＩＴＣＳ１

注意内蔵フラッシュＲＯＭはＮｏ－Ｗａｉｔとなります。

ＦＰＧＡへのウェイト数はＦＰＧＡの設計状況により異なります。ご使用のデザインツールの遅延計算結果

から最適なウェイト数を設定して下さい。

24

ＳＦ－７０４４Ｆ

３．４内蔵フラッシュＲＯＭの書き込み方法

本ボードでは２５６ＫｂｙｔｅのフラッシュＲＯＭを内蔵したＳＨ７０４４Ｆを採用しています。

内蔵フラッシュＲＯＭには添付のソフトを利用してオンボードでユーザプログラムの書き込みが可能です。

ＦｌａｓｈＷｒｉｔｅｒＥＸｆｏｒＳＨ７０４４Ｆ使用時の

パソコン側の動作環境を以下に示します。

ＦｌａｓｈＷｒｉｔｅｒＥＸｆｏｒＳＨ７０４４Ｆ使用時の

ボード側の動作環境を以下に示します。

１）ボードの準備

① モードの設定

ＣＰＵのモードを以下の設定に合わせます。設定は電源を切った状態で行ってください。

２）ＰＣとＳＦ-７０４４Ｆの接続

パソコンとボードをクロスケーブルで接続します。

対応 OS ポート

Windows98/2000/Me/XP シリアルポート 1ch

CPU 動作モード

ブートモード

ホストコンピュータ

機種: PC/AT 互換機

ＲＳ２３２クロスケーブル

ＳＦ－７０４４Ｆ

ＣＯＭポートに接続

図３－２ FlashWriterEX 使用時の接続

CN5

Ｓ１内蔵フラッシュＲＯＭ書き込み時の設定

ＣＰＵモード：ブートモード（Ｆ０）

ＣＬＫモード：モード２（×４）

ON

４３２１６５

25

ＳＦ－７０４４Ｆ

３）ＦｌａｓｈＷｒｉｔｅｒＥＸｆｏｒＳＨ７０４４Ｆを使用しての書き込み

内蔵フラッシュＲＯＭの書き込みには、添付ＣＤ付属の「ＦｌａｓｈＷｒｉｔｅｒＥＸｆｏｒ７０４４Ｆ」が使

用可能です。手順詳細は「ＡＮ１４１ボード付属ＦｌａｓｈＷｒｉｔｅｒＥＸを使った内蔵ＦＬＡＳＨＲＯＭへの

書き込み方法」をご参照下さい。

書き込み時の設定を次に示します。

設定項目設定値

ＣＰＵＳＨ７０４４Ｆ

ＣＰＵＦＲＱ２４.５７６ＭＨｚ

Ｓｅｌｅｃｔｐｏｒｔご使用のポート

Ｖｅｒｉｆｙ任意

４）動作の確認

動作確認は次の手順で実行してください。

①ＣＰＵのモードを以下の設定に合わせます。

ＣＰＵ動作モードを以下の設定に合わせます。設定は電源を切った状態で行ってください。

②電源を投入すると、プログラムが動作します。

＊動作を確認する場合は、付属ＣＤ内のサンプルプログラムをダウンロードしてください。

サンプルプログラムの動作内容に関しては「ＡＮ２０１サンプルプログラム解説」を参照して

ください。

ＣＰＵモード：ユーザプログラムモード（Ｆ２）

ＣＬＫモード：クロックモード２（×４）

ON

４３２１６５

Ｓ1 動作確認時設定

26

ＳＦ－７０４４Ｆ

３．５ＦＰＧＡのコンフィギュレーション

１）コンフィギュレーションとは？

ＡＣＥＸ１Ｋは、ＳＲＡＭテクノロジを使用したＦＰＧＡデバイスですので、電源が切断されるとプログラム内容は消失し

てしまいます。ＡＣＥＸをはじめとする多くのＳＲＡＭベースのＦＰＧＡでは、電源投入後にプログラム内容をＦＰＧＡに

転送することでプログラムした回路が動作します。この転送動作をコンフィギュレーションと呼びます。

コンフィギュレーションにはコンフィギュレーションデバイスと呼ばれるワンタイムＲＯＭやフラッシュＲＯＭをＦＰＧＡ

に接続して、電源投入時に自動的にコンフィギュレーションを行う手法が一般的ですが、ＣＰＵなど、他のデバイスからコ

ンフィギュレーションを行うことも可能です。

ＣＰＵからコンフィギュレーションを行う場合、コンフィギュレーションデバイスのコストが削減できるほか、ＦＰＧＡの

プログラムをＣＰＵのファームウェアに吸収できるので、フィールドに出た後の変更や履歴管理が簡単になります。

本ボードでは、搭載されるＡＣＥＸ１Ｋのコンフィギュレーションとして、

・ＣＰＵからのコンフィギュレーション →ある程度ＦＰＧＡ回路がＦＩＸした場合

・ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション →デバック時など頻繁にプログラム内容を変更する場合

の２種類に対応しています。

これら２種類のコンフィギュレーションモードの選択は、ボード上スイッチ（ＳＷ２）にて設定します。必要に応じて使い

分けて下さい。設定について、詳しくは「２－１１１）ＦＰＧＡコンフィギュレーションモードの設定」を参照下さい。

図３－３コンフィギュレーション

開発ﾂｰﾙMAX+plusII

QuartusII

ACEX は SRAM ベースなので電源を切ると内容が失われる

ACEX

EPC1441

EPC2LC20

etc

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾃﾞﾊﾞｲｽ

CPU

PC

コンフィギュレーション

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝﾃﾞｰﾀ

図３－４ＳＦ－７０４４Ｆで対応しているコンフィギュレーション

ACEX

SH7044F

JTAG

ＳＦ－７０４４Ｆ

PC

SW2 にて選択

27

ＳＦ－７０４４Ｆ

２）ＣＰＵからのコンフィギュレーション

①コンフィギュレーションデータの準備

ＣＰＵからのコンフィギュレーションには、転送するＦＰＧＡのプログラム内容（コンフィギュレーションデータ）を

用意する必要があります。

必要なコンフィギュレーションデータは「ロウバイナリファイル（．ｒｂｆ）のＰＰＡモード」形式のファイルです。

この形式のファイルは、ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールでコンパイルしても直接生成されま

せん。コンパイラが生成する「ＳＲＡＭオブジェクトファイル（．ｓｏｆ）」を開発ツールの変換機能を使用して目的の

ファイルに変換します。

図３－６ＦＰＧＡ開発ツールでのコンフィギュレーションデータの作成

回路図ｿｰｽ


QuartusII

.sof .rbf

コンパイルConvert

SRAM Object File

SRAMObjectFile

RawBinaryFile

CPU からのコンフィギュレーションに使用するコンフィギュレーションデータ

図３－５ＣＰＵコンフィギュレーションの流れ

回路図ｿｰｽ

.mot

電源投入毎に SH7044F から ACEX に作成された回路がコンフィギュレーションされて動作する。

ACEXSH7044F

SF-7044F

.c

.c

.rbf


QuartusII

PC

変換ﾂｰﾙ

rbfconv

PC C ｺﾝﾊﾟｲﾗhitachi C

gcc

PC

F-ZTAT 書込ﾂｰﾙ

ﾙﾈｻｽﾃｸﾉﾛｼﾞ製ﾂｰﾙ

FlashWriterEX

PC

+

ユーザ作成 C ｿｰｽ

28

ＳＦ－７０４４Ｆ

・ＭＡＸ＋ｐｌｕｓⅡ篇

すでに一度コンパイルが完了してＳＲＡＭオブジェクトファイル（．ｓｏｆ）が作成されている必要があります。

プログラマを起動します。

コンバータを起動します。

変換元の．ｓｏｆファイルを選択します。

29

ＳＦ－７０４４Ｆ

出力する．ｒｂｆファイルを選択します。

ＯＫを押すと．ｒｂｆファイルが作成されます。

30

ＳＦ－７０４４Ｆ

・ＱｕａｒｔｕｓⅡ篇

すでに一度コンパイルが完了してＳＲＡＭオブジェクトファイル（．ｓｏｆ）が作成されている必要があります。

コンバータを起動します。

コンバータ上で、必要な個所に値を設定します

ＯＫを押すと．ｒｂｆファイルが作成されます。

31

ＳＦ－７０４４Ｆ

②コンフィギュレーションファイルの変換

ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡで作成したロウバイナリファイル（．ｒｂｆ）をＣソースに取り込める形式に

変換します。変換にはｒｂｆ＿ｃｏｎｖ．ｅｘｅ（添付ＣＤアーカイブファイル内 \tool に収録）を使用します。

ｒｂｆ＿ｃｏｎｖ．ｅｘｅを実行し、ＯＰＥＮボタンを押して．ｒｂｆを開き、変換されたｆｐｇａ＿ｄａｔ．ｈ、

ｆｐｇａ＿ｄａｔ．ｃファイルの保存先を指定します。

以上で変換は完了です。

生成されたｆｐｇａ＿ｄａｔ．ｈ、ｆｐｇａ＿ｄａｔ．ｃファイルをＣソースで使用します。

③Cソースコードへの組み込み方法

ＣＰＵからのコンフィギュレーションを行うＣソースコードのサンプルを、添付ＣＤアーカイブファイル内

\sample\c_source\gcc

\sample\c_souece\hitachi

に収録してあります。

Ｃソースへの組み込みは main.c の先頭で以下のように記載します。

#include "～"

#include "fpga_set.h"

#define ～

#define FPGA_CFG 1

これによりコンフィギュレーションに必要な

・fpga_config 関数

・check_fpga_init 関数

・fpga_reset_on 関数

・fpga_reset_off 関数

が組み込まれます。

図３－７コンフィギュレーションデータＣソース作成

rbf_conv.exe

fpga_dat.h

変換Cソースへ組み込む

RawBinaryFile

fpga_dat.c

コンフィギュレーション用関数の読込

その他 include

その他 defineCPU からコンフィギュレーションを行う時は”１”

32

ＳＦ－７０４４Ｆ

各々の関数仕様は下表のとおりです。

関数名 fpga_config

引数なし型 short

意味コンフィグレーションの結果戻り値

詳細成功(fpgaTRUE)／失敗(fpgaFALSE)

機能説明FPGA のコンフィギュレーションを行ないます。コンフィギュレーションが成功したときには、fpgaTRUE を、失敗したときには fpgaFALSE を返します

関数名 check_fpga_init

引数なし型 short

意味 FPGA のイニシャライズ終了の判定結果（CONF_DONE、INIT_DONE の状態）戻り値

詳細終了(fpgaTRUE)／イニシャライズ中(fpgaFALSE)

機能説明FPGA のイニシャライズ終了の確認を行ないます。CONF_DONE、INIT_DONE が共にアクティブになっているときは終了と判定し fpgaTRUE をそれ以外は、終了していないと判定し fpgaFALSE を返します。

関数名 fpga_reset_on

引数なし戻り値なし

機能説明 FP_RST をアクティブにします。

関数名 fpga_reset_off

引数なし戻り値なし

機能説明 FP_RST をインアクティブにします。

※fpgaTRUE = 1、fpgaFALSE = 0 と fpga_set.h 内で宣言しています。

各関数の呼び出しはＣＰＵ内ペリフェラルの初期化後に行います。

詳しくは main.c を参考にして下さい

/*FPGA のコンフィギュレーション*/fpga_reset_on(); /*FPGA リセット信号*/

#if (FPGA_CFG == 1)/*FPGA コンフィグレーション*/

fpga_flag = fpgaFALSE;while(fpga_flag == fpgaFALSE){

fpga_flag = fpga_config();}

#endif

/*FPGA 初期化終了*/fpga_flag = fpgaFALSE;while(fpga_flag == fpgaFALSE){

fpga_flag = check_fpga_init();}

fpga_reset_off(); /*FPAG リセット解除*/

33

ＳＦ－７０４４Ｆ

④動作の確認

出来上がったプログラムをＦｌａｓｈＷｒｉｔｅｒＥＸで内蔵フラッシュＲＯＭに転送します。内蔵フラッシュＲＯＭ

へのプログラムの転送は「３．４内蔵フラッシュＲＯＭの書き込み方法」を参照ください。

ボード上のＳＷ２がＣＰＵ側にあることを確認します。

電源を投入することでＦＰＧＡがコンフィギュレーションされ動作を開始します。

ボード上のＬＤ３はＡＣＥＸ１ＫのＣＯＮＦ＿ＤＯＮＥ信号から駆動されているＬＥＤで、ＣＯＮＦ＿ＤＯＮＥがアク

ティブ（コンフィギュレーション完了）でＬＥＤが点灯します。

ＬＤ３が点灯しない場合には、コンフィギュレーションが完了していませんので、再度①～③の作業を正しく行ってい

るか確認して下さい。

ＳＷ２：コンフィギュレーションモード切替ＳＷ

ＬＤ３：コンフィギュレーション完了で点灯


機種: PC/AT 互換機

ＲＳ２３２クロスケーブル

ＳＦ－７０４４Ｆ

ＣＯＭポートに接続

図３－８ FlashWriterEX 使用時の接続

CN5

34

ＳＦ－７０４４Ｆ

下図に電源投入からコンフィギュレーション完了までのＳＦ－７０４４Ｆのタイミングチャートを示します。

①電源投入、リセットＩＣによるリセット開始②リセットＩＣによるリセット開放、初期化プログラム動作開始③コンフィギュレーション開始に備え、一度ＰＥ５（ｎＣＯＮＦＩＧ）をインアクィブにする。同時に、イニシャ

ライズ完了直後からＦＰＧＡ内部回路をリセットするためにＰＥ１３（ＦＰ＿ＲＳＴ）をアクティブにする。④ＰＥ５（ｎＣＯＮＦＩＧ）をアクティブにしてＦＰＧＡをコンフィギュレーション待ち状態にした後、インアク

ティブにしてコンフィギュレーション開始を指示する。⑤ＦＰＧＡはコンフィギュレーション開始了解であることをＰＥ６（ｎＳＴＡＴＵＳ）をインアクティブにしてＣ

ＰＵに応答する。⑥ＣＰＵがコンフィギュレーションデータＢＹＴＥ０を書き込む。⑦ＦＰＧＡは書き込みデータにパリティエラーを検出するとＰＥ６（ｎＳＴＡＴＵＳ）をアクティブにしてエラー

を報告する。ＣＰＵは書込み後、ＰＥ６（ｎＳＴＡＴＵＳ）をチェックする。以降、ＣＰＵはコンフィギュレーション完了を示すＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）がアクティブになるまで⑥と⑦を繰り返し、次々とコンフィギュレーションデータを書き込む。

⑧ＦＰＧＡはコンフィギュレーションデータを全て受け取るとＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）をアクティブにして、ＣＰＵにコンフィギュレーション完了を報告し、ＦＰＧＡのイニシャライズに移る。

⑨ＣＰＵはＰＥ１４（ＣＯＮＦ＿ＤＯＮＥ）アクティブを検出して、次にイニシャライズ完了を待つ⑩ＦＰＧＡはイニシャライズを完了するとＰＥ７（ＩＮＩＴ＿ＤＯＮＥ）をアクティブにしてＣＰＵにイニシャラ

イズ完了を報告する。⑪ＣＰＵはＰＥ７（ＩＮＩＴ＿ＣＯＮＥ）アクティブを検出して、次にＦＰＧＡ内部回路のリセットを解除するた

めにＰＥ１３（ＦＰ＿ＲＳＴ）をインアクティブにする。

コンフィギュレーション中のＡＣＥＸデバイスのタイミング特性は、ＡＬＴＥＲＡ発行の資料を参照下さい。

Application Note 116「Configuring SRAM-Based LUT Devices」

CPU :PE5FPGA:nCONFIG

CPU :PE6FPGA:nSTATUS

CPU :nRDFPGA:nRS/U-IO

CPU :PE7FPGA:INIT_DONE

CPU :nCS3FPGA:nCS/U-IO

CPU :nWRLFPGA:nWS/U-IO

CPU :PE13FPGA:U-I(FP_RST)

CPU :D7-0FPGA:DATA7-0/U-IO*1

VCC

nRESET

ﾎﾞｰﾄﾞﾘｾｯﾄ中約100ms

電源投入CPU動作開始

初期化処理

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ開始

了解

CPU :PE14FPGA:CONF_DONE

① ② ③

BYTE0

BYTE0書込完了

BYTE0書込

BYTEn書込完了

BYTE1書込

BYTE1

BYTE1書込完了

BYTEn

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ完了

BYTEn書込

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ処理

ｲﾆｼｬﾙ完了待ち

通常動作

FPGAﾘｾｯﾄ解除

⑤ ⑥ ⑦ ⑧⑨ ⑩⑪④

ｲﾆｼｬﾗｲｽﾞ完了

35

ＳＦ－７０４４Ｆ

⑤ＣＰＵコンフィギュレーション時の注意事項

・コンフィギュレーション中のウェイト数の設定

コンフィギュレーション中のＣＳ３エリアへのウェイト数は５に設定されています。

これは、ＡＣＥＸデバイスのデータシートから、コンフィギュレーションデータ書き込み時のライトパルス幅は、最小

で２００ｎｓと規定されているためで、出荷時の動作クロックが２４．５７６ＭＨｚであることから設定されています。

２４．５７６ＭＨｚ動作にてノーウェイト時のＷＲｘの幅は４０．７ｎｓとなり、データシートの値を満足しません。

２４．５７６ＭＨｚ動作時の１サイクルタイムは４０．７ｎｓですので、５ウェイトして

４０．７ｎｓ＋４０．７ｎｓ×５＝２４４．２ｎｓ

のライトパルス幅を得ています。

なお、コンフィギュレーション完了時にＣＳ３エリアのウェイト数は０に設定しています。以降のウェイト数は必要に

応じて設定して下さい。

また、動作クロックの倍率を変更した場合にはデータシートを満足する値にウェイト数を設定して下さい。

ＳＨ７０４４Ｆのタイミング特性は、株式会社ルネサステクノロジ発行のデータシートを参照下さい。

ADJ-602-128D「SH7040 シリーズハードウェアマニュアル」

・ＩＮＩＴ＿ＤＯＮＥについて

ＩＮＩＴ＿ＤＯＮＥ信号はＡＣＥＸデバイスがコンフィギュレーションを完了して、デバイス内のフリップフロップ等

を初期化していることを示す信号です。

本ボード上ではＡＣＥＸデバイスが動作を開始するタイミングの検出用として、標準でこの信号を使用する構成になっ

ています。このため、ＡＬＴＥＲＡ開発ツールでは「ＩＮＩＴ＿ＤＯＮＥを使用する」設定にてコンパイルして下さい。

また、ＩＮＩＴ＿ＤＯＮＥ信号はＣＰＵのＰＥ７端子に接続されていますが、他の目的で使用される場合には切り離し

可能な構成になっています。切り離して使用される場合には、コンフィギュレーション用関数のソースコードにて、

ＩＮＩＴ＿ＤＯＮＥ信号をチェックしないように変更する必要があります。

図３－９ＩＮＩＴ＿ＤＯＮＥ信号の接続

SH7044F

PE7

ACEX

RJ6INIT_DONE

R

3.3V

切り離し可能

36

ＳＦ－７０４４Ｆ

３）ＦＰＧＡのＪＴＡＧ端子からのコンフィギュレーション

①ダウンロードケーブルの準備

ボード上のＣＮ２にＡＣＥＸ１ＫのＪＴＡＧ端子が配線されています。

この端子を使って下図の構成でＰＣから直接コンフィギュレーションが可能です。

ＰＣのパラレルポートとＳＦ－７０４４Ｆの接続には弊社製品「ＥＺ－ＤＬＰＧ」か、ＡＬＴＥＲＡ製ダウンロードケ

ーブル（ＢｙｔｅＢｌａｓｔｅｒＭＶ）が必要です。


機種: PC/AT 互換機ＯＳ: WINDOWS95/98/NT4.0/2000

ＳＦ－７０４４Ｆ

パラレルポートに接続

図３－１０ FPGA JTAG 端子からのコンフィギュレーション構成図

CN2EZ-DLPG

EZ-DLPG 付属のケーブル

ALTERA ByteBlasterMV でも可

図３－１０ＪＴＡＧコンフィギュレーションの流れ

回路図ｿｰｽ

.mot

開発ツールから ACEX に作成された回路をコンフィギュレーションして動作する。電源投入毎にコンフィギュレーションの必要があるが、デバック中など頻繁に回路変更が必要な時には有効な手段。

ACEXSH7044F

SF-7044F

.c

.sof


QuartusII

PC

C ｺﾝﾊﾟｲﾗhitachi C

gcc

PC

F-ZTAT 書込ﾂｰﾙ

ﾙﾈｻｽﾃｸﾉﾛｼﾞ製ﾂｰﾙ

FlashWriterEX

PC

ユーザ作成 C ｿｰｽ

37

ＳＦ－７０４４Ｆ

②コンフィギュレーションデータの準備

ＪＴＡＧ端子からのコンフィギュレーションには、転送するＦＰＧＡのプログラム内容（コンフィギュレーションデー

タ）を用意する必要があります。

コンフィギュレーションデータは「ＳＲＡＭオブジェクトファイル（．ｓｏｆ）」形式のファイルです。

この形式のファイルは、ＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールでコンパイルを行うと標準で生成さ

れるファイルです。コンフィギュレーションを行う前には、必ず開発ツールでコンパイル作業を行って下さい。

③ソースコードの変更

ＪＴＡＧからのコンフィギュレーションはＣＰＵとは無関係に行われますので、基本的にはＣソースコードの変更は必

要ありません。

ただし、本ボード上で動作する多くのアプリケーションはＦＰＧＡが動作することを前提に組まれると思いますので、

コンフィギュレーションされていない状態では正しい動作を期待できません。このような場合にはコンフィギュレーシ

ョン完了まで動作を止めるようにソースコードを変更する必要があります。

ソースコードの変更については、「３．５（２）③Cソースコードへの組み込み方法」で述べている方法と同じですが、

ＪＴＡＧ端子からのコンフィギュレーションの場合には、ソースコード内 #define FPGA_CFG を ”０”に変更してコン

パイルして下さい。

main.c

#include"～"

#include"fpga_set.h"

#define ～

#define FPGA_CFG 0

このように記載することで、ＣＰＵからのコンフィギュレーションは行われず、ＪＴＡＧコンフィギュレーション完了

を待つように動作します。

コンパイルが完了したプログラムはＦｌａｓｈＷｒｉｔｅｒＥＸで内蔵フラッシュＲＯＭに転送します。

図３－１１ＦＰＧＡ開発ツールでのコンフィギュレーションデータの作成

回路図ｿｰｽ


QuartusII

.sofコンパイル

SRAMObjectFile

JTAG からのコンフィギュレーションに使用するコンフィギュレーションデータ

ＪＴＡＧからコンフィギュレーションを行う時は”０”

38

ＳＦ－７０４４Ｆ

④ＪＴＡＧコンフィギュレーションの実行

コンフィギュレーションを行うにはＭＡＸ＋ｐｌｕｓⅡやＱｕａｒｔｕｓⅡなどの開発ツールのプログラマ機能を使用

します。

ＰＣ上でこれら開発ツールを起動して下さい。以降はＭＡＸ＋ｐｌｕｓⅡを例に説明します。

Select Programming File で目的のＳＲＡＭオブジェクトファイル（．ｓｏｆ）を読み込みます。

ボード上ＳＷ２がＪＴＡＧ側にあることを確認して、電源を投入します。

Ｃｏｎｆｉｇｕｒｅボタンを押すことでコンフィギュレーションを開始します。

転送が完了すると、転送成功のダイアログが表示されます。この時ボード上ＬＤ３は、コンフィギュレーションが完了

したことで点灯しますので、このＬＥＤでも転送完了の確認が可能です。

失敗のダイアログが表示される場合にはＰＣと本ボードの接続を再度確認して下さい。

39

ＳＦ－７０４４Ｆ

⑤ＪＴＡＧコンフィギュレーションについての注意事項

ＪＴＡＧからのコンフィギュレーションは以下の方法で実現しています。

ボード上ＳＷ２の選択をＪＴＡＧ側にした場合には、ＣＰＵからＦＰＧＡへのＰＥ５（ｎＣＯＮＦＩＧ）信号が切り離

されｎＣＯＮＦＩＧは３．３Ｖにプルアップされます。これにより、ＣＰＵからのコンフィギュレーション開始指示は

ＦＰＧＡでは無視され、ｎＳＴＡＴＵＳもインアクティブの状態を保ちます。

注）ＪＴＡＧからのコンフィギュレーションにはｎＣＯＮＦＩＧの信号は使用されません。

「③ソースコードの変更」で記載した「#define FPGA_CFG を ”０”に変更」しないで組み込んだソースコードでは、

ＪＴＡＧコンフィギュレーションは正常に動作しません。

#define FPGA_CFG が ”１”の場合には、ＣＰＵからのコンフィギュレーションを実行するために、ｎＣＯＮＦＩＧに

よるコンフィギュレーション開始指示を出した後にＦＰＧＡからのｎＳＴＡＴＵＳ待ちになるからです。

ＪＴＡＧからのコンフィギュレーションでは前述したように、ｎＳＴＡＴＵＳはインアクティブになったままですので、

その後の処理に進みません。

#define FPGA_CFG を ”０”にすることで、ＣＰＵからのコンフィギュレーションを含めたこれら処理は行われません。

以上のことから、ＪＴＡＧからのコンフィギュレーション時には、必ず「#define FPGA_CFG を ”０”に変更」してソ

ースコードの組み込みをして下さい。

ＡＣＥＸデバイスのＪＴＡＧコンフィギュレーション動作に関しては、ＡＬＴＥＲＡ発行の資料を参照下さい。

Application Note 116「Configuring SRAM-Based LUT Devices」

40

ＳＦ－７０４４Ｆ

３．６ＳＦ－７０４４上のＡＣＥＸデザインについて

１）入出力信号

ボードに搭載されているＡＣＥＸデバイスの入出力端子のうち何本かは、すでにＣＰＵとのバス接続やコンフィギュレーシ

ョン用の接続として、あらかじめ使用されています。下表にそれら信号を示します。

CPU 信号名 FPGA 信号名 pin no. ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用バス接続用備考

nCS3 UserI/O,nCS 144 ○ ○ ＣＳ信号（負論理）A19 UserI/O 17 ー ○ アドレスバス

A18 UserI/O 13 ー ○ アドレスバス


A16 UserI/O 10 ー ○ アドレスバスA15 UserI/O 9 ー ○ アドレスバス














D7 UserI/O,D7 116 ○ ○ データバス

D6 UserI/O,D6 114 ○ ○ データバスD5 UserI/O,D5 113 ○ ○ データバス





D0 UserI/O 102 ー ○ データバス（バス接続用）D0 D0 108 ○ ーデータバス（ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ用）

nRD UserI/O,nRS 141 ○ ○ READ ストローブ

nWRL UserI/O,nWS 142 ○ ○ WRITE ストローブ

nWAIT/PB8 UserI/O 19 ー ○ WAIT（切り離し可）

nIRQ7/PB9 UserI/O 18 ー ○ IRQ（切り離し可）

PE13 Input 126 ー ○ FPGA のリセット用CK GCLK2 125 ー ○ クロック信号

PE5 nCONFIG 74 ○ ーｺﾝﾌｨｸﾞ開始指示

PE14 CONF_DONE 2 ○ ーｺﾝﾌｨｸﾞ完了

PE7 INIT_DONE 14 ○ ー初期化完（切り離し可）

PE8 nSTATUS 35 ○ ーｺﾝﾌｨｸﾞｽﾃｰﾀｽ

- CS 143 ○ ○ ＣＳ信号（正論理）

ＦＰＧＡとＣＰＵの接続表（詳細版）

41

ＳＦ－７０４４Ｆ

ＡＣＥＸデバイスのデザインをする際には、前表の「バス接続用」の信号についてはデザイン中で記述する必要があります。

アドレスバスなど、デザイン上で必要のない信号があった場合にも、それら信号は「入力ピン」として記述して下さい。こ

れは「３．６４）未使用ピンの処理方法」にも記載されていますが、ＡＣＥＸデバイスでは、記述のないユーザＩ／Ｏ端

子は「不定値が”出力”されてしまう」ためです。

バス接続用の信号はＣＰＵも使用していますので、不定値が出力された場合にはＣＰＵの出力と信号が衝突します。入力ピ

ンとして定義することで、定義されたピンは”Ｈｉ－Ｚ”状態になりますので、衝突を避けることができます。

出力ピンとして使用することを想定して設計されているＩＲＱ７、ｎＷＡＩＴの各信号も、デザイン上使用しない場合には

入力ピンとして定義して下さい。

また、表中の”ＣＳ”信号はＣＰＵに接続されていませんが、コンフィギュレーション中にＣＳ信号（正論理）として使用

されるために、ボード上で３．３Ｖ電源に接続されています。この信号はコンフィギュレーション完了後にはユーザＩ／Ｏ

として使用できるのですが、コンフィギュレーションを行う時には必ず”１”を入力しなければいけないという制約があり

ます。このことから、本ボード上ではユーザＩ／Ｏとして開放するには適当ではない信号であると判断して３．３Ｖ（”１”）

に常時接続されるように設計されています。このため、本信号もバス接続時には使用されませんが、不定値を出力しないよ

うに入力ピンとして定義して下さい。

これら入出力定義をあらかじめ行ってあるサンプルとして、添付ＣＤアーカイブファイル内の \samples\max2work\template

に template.gdf を収録してあります。必要に応じてテンプレートとしてご利用ください。

※※ 重要 ※※

未使用のＣＰＵとＡＣＥＸのバス接続信号、及びＡＣＥＸのＣＳ（１４３ｐｉｎ）は必ずデザインツ

ール上で入力あるいは出力ピンとして記述して下さい。

input プリミティブを配置して、pin name を付けるプリミティブを左クリックして選択した後、右クリックしてメニューの中から「Assign」-「Pin/Location/Chip...」を選択するとピン割付設定ウインドウが開き、そこでピン番号を設定するピン番号と Pin Type を input に指定して ADD ボタンを押す

図３－１３入力ピン定義方法

図３－１２未定義ピンの信号衝突の例

衝突

出力 "X"出力

ACEX

後で使用するために先に接続のみ行った配線等

デザイン上まだ記述を行っていないため、未定義ピンになっている

42

ＳＦ－７０４４Ｆ

２）リセット信号

ＣＰＵのリセット解除後に、ＣＰＵからコンフィギュレーションされてＡＣＥＸは動作を開始しますので、ＣＰＵと同等の

リセットをＡＣＥＸに入力してもリセットがかかりません。このため、ＡＣＥＸのリセット用信号としてＣＰＵのＰＥ１３

がＡＣＥＸのＩｎｐｕｔ専用ピン（１２６ｐｉｎ）に接続されています。

付属のコンフィギュレーションを行うサンプルソースでは、コンフィギュレーション前からコンフィギュレーション完了後

しばらくの間、本信号をアクティブ（正論理）にしてコンフィギュレーション直後にＡＣＥＸがリセット状態から動作開始

するように作られています。個別にＡＣＥＸデバイス内の回路にリセットをかけたい場合には本信号を使用して下さい。

また、本信号は正論理で設計されていますので、アクティブにする際にはＰＥ１３端子を”１”にして利用して下さい。

ＭＡＸ＋ｐｌｕｓⅡなどの開発ツールにて、単ビットのフリップフロップのクリア信号は負論理になっています、デザイン

を行う際には、ＦＰ＿ＲＳＴをＮＯＴプリミティブで反転させた信号を接続してください。

このようなデザインを行っても、コンパイラで最適化されますので、ＡＣＥＸ内の配線チャネルを消費することはありませ

ん。

下のダイアログは、コンパイル結果からＮＯＴプリミティブを「Find Node in Floorplan」した結果です。ＮＯＴ回路と

ｎＦＰ＿ＲＳＴの配線は最適化されＦＰ＿ＲＳＴで置き換えられています。

図３－１４リセット用信号の接続

SH7044F

PE13

リセット用信号

ACEX

D Q

CLR

126pin

Input

FP_RST

R

3.3V

43

ＳＦ－７０４４Ｆ

下図に、電源投入時・リセットＳＷを押された時、各々のＣＰＵリセット後のＦＰ＿ＲＳＴ信号の状態遷移を示します。

電源投入時・リセットＳＷを押された時、どちらの状態でもＣＰＵのＰＥ１３端子はＣＰＵリセットにより入力端子に定義

されます。この状態ではＦＰ＿ＲＳＴ信号上のプルアップ抵抗が働いて、ＦＰ＿ＲＳＴ信号はアクティブに保たれます。そ

の後、ＣＰＵからＰＥ１３が”１”にセットされ、コンフィギュレーション完了により”０”がセットされます。

本信号は、いずれの場合でも「ＡＣＥＸが動作できない時にアクティブになる」ことから、ＡＣＥＸの動作検出ステータス

信号としても利用可能です。

図３－１５ＣＰＵリセット後のＦＰ＿ＲＳＴピンの状態遷移

Power

電源投入

nCONFIG

nSTATUS

CONF_DONE

INIT_DONE

nRESET

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中

FPGA リセット中

FP_RST

CPU 電源リセット中

CPU が PE13 を出力にして"1"をセット CPU が PE13 に"0"をセット

この間はプルアップ抵抗にて"1"を保つ

Power

リセットＳＷ押す

nCONFIG

nSTATUS

CONF_DONE

INIT_DONE

nRESET

ｺﾝﾌｨｷﾞｭﾚｰｼｮﾝ中

FPGA リセット中

FP_RST

CPU リセット中

CPU が PE13 を出力にして"1"をセット CPU が PE13 に"0"をセット

この間はプルアップ抵抗にて"1"を保つ

CPU ﾘｾｯﾄで PE13 が入力ﾋﾟﾝに戻る

CPU ﾘｾｯﾄで PE5 が入力ﾋﾟﾝに戻り FPGA の中身は消える

44

ＳＦ－７０４４Ｆ

３）クロックおよび内蔵ＰＬＬの使用方法

ＡＣＥＸデバイスへのグローバルクロック信号ピンはＧＣＬＫ１とＧＣＬＫ２の２本があります。

本ボードではあらかじめ、ＣＰＵのＣＫ出力をＡＣＥＸのＧＣＬＫ２ピン（１２５ｐｉｎ）に接続してあります。出荷時の

設定では２４．５７６ＭＨｚが入力されていますが、本信号はＣＰＵのクロックモードの設定により変化しますのでご注意

下さい。

ＡＣＥＸデバイスには内蔵ＰＬＬ機能があり、ＧＣＬＫ１にてこの機能を使用することができます。

ＰＬＬはＧＣＬＫ１に入力されたクロックを×１または×２の偏倍にて出力することが可能です。ＰＬＬを利用するには、

ＭＡＸ＋ｐｌｕｓⅡ等の開発ツールにてｍｅｇａ＿ｌｐｍ内のＣＬＫＬＯＣＫＬＰＭを使用します。またこの時、ＰＬＬに

よる出力クロック安定のステータスとしてＬＯＣＫ（４２ｐｉｎ）が出力されます。本ボード上では、この信号は標準でＣ

ＰＵには接続されていませんので、必要あれば外部接続端子同士を結線してＣＰＵに接続してください。

偏倍率を指定（×１、×２）

入力クロック周波数を記述

＜ＣＬＫＬＯＣＫＬＰＭ＞

ＡＣＥＸデバイスでのＰＬＬ使用の詳細につきましては、ＡＬＴＥＲＡ発行の資料を参照下さい

Data Sheet「ACEX 1K Programmable Logic Device Family」

図３－１６ボード上でのＧＣＬＫの接続構成

ACEX

外部接続端子

SH7044F R

3.3V

CK GCLK2 GCLK1

CN3 27pin24.576MHz

図３－１７ＬＯＣＫ信号の使用例

ACEX

PLL 元クロック

SH7044F

Port

GCLK1 LOCK

CN3 38pin

42pin

外部接続端子で結線

PLL が安定したら"1"

45

ＳＦ－７０４４Ｆ

４）未使用ピンの処理方法

ＡＣＥＸデバイスでは未使用のユーザＩ／Ｏピンは「不定値が”出力”」されます。

外部接続端子に他デバイスからの出力信号を接続して、ＡＣＥＸ内の回路ではその信号を使用しない場合には注意が必要で

す。他デバイスの出力とＡＣＥＸの不定値出力が衝突して、最悪の場合デバイス破壊を起こすことがあります。

このような場合にはＡＣＥＸ側の接続されているピンを何らかの名称を付けて「入力ピン」として定義することで、このピ

ンが”ＨｉーＺ”状態になりますので、衝突を回避できます。

※※ 重要 ※※

他デバイスからの出力信号をＡＣＥＸの未定義ユーザＩ／Ｏピンに接続した場合には

デザインツール上で入力ピンとして記述して下さい。

記述のない場合にはデバイス破壊を起こすことがあります。

・ＭＡＸ＋ｐｌｕｓⅡでの入力ピン定義方法

①回路図上に「ＩＮＰＵＴ」プリミティブを置きます

②ピン名称を変更します

ＩＮＰＵＴプリミティブを左クリックして選択し

右クリックして「Enter Pin Name」を選択

ピン名称を入力します

③ピン定義ウィンドウを開きます

ＩＮＰＵＴプリミティブを左クリックし

て選択し、右クリックして

「Assign」「Pin/Location/Chip」を選択

46

ＳＦ－７０４４Ｆ

④定義を追加します。

ｐｉｎ番号を入力して

ＰｉｎタイプはＩｎｐｕｔを選択

Ａｄｄを押して定義を追加します

⑤ウィンドウを閉じます

定義が追加されたことを確認してＯＫを押し

ます

⑥定義が完了しました

「チップ名＠ピン番号」が追加され、定義済みのＩｎｐｕｔプリミティブであることを表します

バス等、複数のピンを一つのプリミティブで指定している場合は表示されません

47

ＳＦ－７０４４Ｆ

５）５Ｖ－ＣＭＯＳインタフェース信号への出力

ボード上でＡＣＥＸデバイスのＶｃｃＩＯ端子は３．３Ｖ電源に接続されていますが、全ての入出力信号において、

ＭｕｌｔｉＶｏｌｔＩ／Ｏ機能により３．３Ｖ・５Ｖインタフェース信号を接続することが可能です。

しかしながら、５Ｖ－ＣＭＯＳインタフェースへの出力には注意が必要です。

データシートではＡＣＥＸの出力信号はＶｃｃＩＯまでの振幅が保証されているのみですので、接続先が５Ｖ－ＴＴＬイン

タフェースでは問題ありませんが、５Ｖ－ＣＭＯＳインタフェースではＶＩＨを満足しません。このような場合にはデザイン

ツール上でＯＰＮＤＲＮプリミティブを通して出力し、接続先で５Ｖにプルアップする必要があります。

これにより出力がオープンドレイン出力になり、出力信号が５Ｖまでフルスイングします。ただし、端子容量を含めた配線

のＣとプルアップ抵抗のＲによりＶＩＨまでの時間が決まりますので高速な信号の伝達には向きません。

５Ｖ－ＣＯＭＳインタフェースへ高速な信号出力をしたい場合にはトレラントバッファ等を挿入する必要があります。

図３－１８ＭｕｌｔｉＶｏｌｔＩ／Ｏ機能

ACEX

Input Output

5V CMOS5V TTL

3.3V TTL3.3V CMOS2.5V TTL

2.5V CMOS

5V CMOS (*)5V TTL3.3V TTL3.3V CMOS

* オープンドレイン出力にて外部プルアップが必要

図３－１９５ＶＣＭＯＳへの接続方法

ACEX

OPNDRN

B 5V CMOS 不可

R

5V

A 5V CMOS 可

5V

3.3V

A の波形

Bの波形5V CMOS VIH

48

ＳＦ－７０４４Ｆ

６）ユーザＩ／Ｏピンの特性

ＡＣＥＸ内の回路デザインに直接影響はしないのですが、外部接続端子に信号を接続する上で、ＡＣＥＸのユーザＩ／Ｏピ

ンの特性を把握しておく必要があります。

・電源リセット後のユーザＩ／Ｏピン

ＳＲＡＭテクノロジベースのＡＣＥＸは、電源投入時にはコンフィギュレーションデータが入っていませんので、中身は空

の状態です。空の状態のユーザＩ／Ｏピンは、”Ｈｉ－Ｚ”状態になります。

ユーザＩ／Ｏピンは、イニシャライズ中にコンフィギュレーションされた内容に決定されますので、電源投入からコンフィ

ギュレーション完了まで”Ｈｉ－Ｚ”状態を維持します。

・リセットＳＷによるリセット後のユーザＩ／Ｏピン

リセットＳＷが押されることで、ＣＰＵはリセットされます。ＣＰＵリセットによりＰＥ５は入力端子になり、プルダウン

高速32bit risc cpu&fpga ボ－ド アルファボ－ドシリ－ズ3．6...

Documents

高速32bit risc cpu&fpga ボ－ドアルファボ－ドシリ－ズ3．6...