高速ディジタル・ソリューション・セミナliterature.cdn.keysight.com/litweb/pdf/5988-9896ja.pdftest...

高速ディジタル・ソリューション・セミナ

B コース

セミナ・テキスト

目次

１.Serial ATA の物理層 Compliance 評価・・・・・・・・・・・・ 1

２.PCI Express の概要と設計検証ソリューション・・・・・・・・・・ 37

Serial ATA 物理層のComplianceテスト

について

2003.7.30.

アジレント・テクノロジー株式会社ソリューション・セールス・サポート部

ロジック・高速デジタル林　徳義

Agenda

• Serial ATA とは？

• Serial ATA の物理層Compliance Test のSetupについて

• Serial ATA の物理層Compliance Test の詳細

– OOB Test

– Eye Pattern Test

– Common Mode Voltage Test

– Squelch Test

– SSC Jitter Test

• 測定冶具について

• 測定ツールのご紹介

1

Agenda

• Serial ATA とは？• Serial ATA の物理層Compliance Test のSetupについて


– OOB Test

– Eye Pattern Test– Common Mode Voltage Test

– Squelch Test

– SSC Jitter Test



SerialATA の特長

• ATAとのソフトウェア完全互換（容易な移行）

• Embedded Clocking、8B10B coding

• 2 pair 差動伝送による少ない信号ピン数

• ATA伝送(150MB/s )以上の高速性

• 10年以上のroadmap

2

Serial ATA 8B/10B Encoding

• 8B/10B Encoding の目的はクロックシグナルをデータストリ

ームに埋め込むこと。

• Fibre Channel, Gigabit Ethernet, infiniBand で採用され

た実績ある手法

• データコード(Dコード、8 bit)はすべての256 個のdata byteとして 10 bit に符号化。

• 一方で、Kコードは K28.3 および K28.5 のみを使用。

Serial ATA の8B10B Encoding

5B/6B 3B/4B符号化 5B/6B 3B/4B符号化

3

Serial ATA のコネクタ構造

SerialATA ケーブルの構造

4

SATAケーブル・コネクタの電気特性

• 差動インピーダンス

コネクタケーブル

100 ohm ± 15% 100ohm ± 10% ( 最初の500ps)

Generation 2 では差動Return Loss の規格が議論中。

• ケーブルペアマッチング ± 5ohm

• Insertion Loss 6dB (10 から 4500MHz)

• CrossTalk:NEXT -26dB (10から4500MHz)

• Rise Time 85ps (20-80%)

• ISI Jitter 50ps (max, K-28.5 symbol)

• Intra-Pair Skew 10ps max

Serial ATA の将来動向

5

Agenda




– OOB Test– Eye Pattern Test– Common Mode Voltage Test– Squelch Test– SSC Jitter Test



SATA での測定の必要性について

• Out Of Band Signaling Test• Transmitter Signal Quality Test

• Common Mode Signal

• Reciever Squelch

• Disk Write/Read Stress Test

• Low-Level Error Reporting

測定器が必要なテスト項目

2. Specification の確認• SSC Data Rate 測定

• SSC　ジッタ測定

1. Compliance testの項目

6

Test に必要な機材• Infiniium 54855A x 1

– 1MBオプション #001 x 1

• infiniMax 1134A x 2

E2668A x 2

E2669A x 2

E2695A x 2

• Jitter Software E2681A x 1

• Serial Bus Mask Test E2688A x 1

• Pulse Pattern Generator 81134A x 1

• Power divider 11636B x 2

• SMA short cable 5061-9038 x 6

• SMA cable 8120-4948 x 2

• DC blocking capacitor 11742A x 2

• BNC Cable 8120-1840 x 1

• BNC –SMA変換コネクタ 54855-67604 x 2

その他必要なもの： LAN クロスケーブル x 1

54855A second monitor用液晶ディスプレイ

ASA社 M1 Software (Rj/Dj 解析、Bathtub 解析が必要な場合）

SATA冶具

Test Setup例

セットアップの全景です。

オシロスコープとパルスジェネレータはクロスLANケーブルで接

続します。

7

オシロスコープの入力に　DC Blocking capacitor が必要

DC Blocking capacitor11742A

81134A の接続

SATA Host or Device

RX

Data 1 Zl = 50 Ohm

Data 2

In

N_In

N_Data 1 Zl = 50 Ohm

N_Data 2

Power Divider11636B

Power Divider11636B

8

81134A の接続

差動プローブの接続

差動プローブは81134A Generator の出力コネクタの信号線に接続します。

9

Agenda




–OOB Test–Eye Pattern Test–Common Mode Voltage Test–Squelch Test–SSC Jitter Test



OOB テスト手法

• 信号源から擬似信号を入力して、テストします。具体的には、スペック内のCOMRESET / COMWAKEパターンとスペック外のパターンを入力して、規格の反応をみます。

冶具 Transmitter/Receiver

Transmitter/Receiver

DR+

DT-

Device

Connector

DR-

DT+

SMA

SMA

SMA

SMA

SMA

差動プローブ

10

測定項目：OOB

Serial ATA specification Revision1.0より

OOB Handshake

HostCOMRESET

DeviceCOMWAKE

HostCOMWAKE

DeviceCOMINIT

11

Serial ATA OOB signals

規格内のパケットと規格外のパケットを生成してテストする

Serial ATA OOB signals

12

COMINIT Inter-burst Gap

COMINIT Inter-burst Gapの確認

310 ns < Drive COMINIT inter-burst Gap < 329 ns (320ns normal)

13

COMINIT Inter-burst Gapの確認

COMWAKE Inter-burst Gap

14


101.3 ns < Drive COMWAKE inter-burst Gap < 112 ns (106.7ns normal)

2048 ALIGN シンボルの確認

2048 ALIGN シンボル = 約54.6uSに相当

COMWAKEALIGN

15

ALIGN シンボルとは ?• ALIGN : Physical Layer control　primitive

• ALIGNはK28.5(comma)コードを唯一もつprimitiveで、character の区切りのreset とDword(32 bit data) の同期をとるために使われる。

• ALIGN Primitive は以下の４つのcharacter により構成される

(rd+) (rd-)1100000101 0011111010 Align1(K28.5)0101010101 0101010101 Align2(D10.2)0101010101 0101010101 Align3(D10.2)1101100011 0010011100 Align4(D27.3)

Rd : Running Disparity


16

Transmitter Signal Quality Test

• DUTからの差動信号をCSVファイルに落として、intel社が開発したsigtest.exe を実行して解析します。

• DUTがTest Modeに入り

、差動信号を生成できる場合は信号源は不要です。

• 250 UI および5 UI のjitter解析が可能。



DR+

DT-

Device

Connector

DR-

DT+

SMA

SMA

SMA

SMA

差動プローブ

測定項目：信号品質

Serial ATA specification Revision1.0 Table 11より

17

測定項目：Eye Diagram

　Eye Diagram(Informative)　Eye Diagram(Informative)


Test 設定画面

測定としてはGenerator MethodVendor Specific

が選択できます。また、接続も　　SMA,

差動プローブ

から選択できます。

18

DUT Eye Pattern Analysis

Common Mode Voltage測定

最大AC common Mode voltage = 100mV

19

Receiver Squelch

• 信号源からの擬似信号を入力して、OOBハンドシェークを確認します。

• 信号源の信号レベルを20mV ごとに下げていき、Disk の受信感度をテスト

• 81134Aに外部変調をかけることで、stress試験としても利用可能。



DR+

DT-

Device

Connector

DR-

DT+

差動プローブ

SMA

SMA

SMASMA

Receiver Squelch

Squelch detector Thresold （差動振幅）=200mV(max)

20

測定項目：SSC Data Rate

　　

Serial ATA specification Revision1.0 Table 13より

最大のClock Frequency skew = +350ppm（Data Rate = 1.5G * 1.00035 = 1.500525 Gbps)

最小のClock Frequency skew = -2650ppm –2500ppm = 5150ppm(Data Rate = 1.5G * 0.99485 = 1.492275 Gbps)

測定項目：SSC Data Rate 測定

　　


7.5Mbps

1.500525Gbps(1.5G*1.00035)

1.492275Gbps(1.5G*0.99485)

30-33kHz

21

SSC Data Frequency Measurement

DataFreq

SSC Jitter Budget

22

Time Interval Error Jitter

理想データと測定データを比較して、その差分を評価する。理想データ抽出は、測定データからの抽出方法と任意の固定周波数からの抽出が可能。

SSC Jitter Measurement

25000 UI

TimeInterval

Error

23

High Frequency Jitter Measurement

Jitter の構成要素

• ジッタには random jitterと deterministic jitter が含まれている。

– Random Jitter はunboundedである。

原因は熱ノイズ、放射ノイズ等

– Gaussian分布に基づいている。したがって、データとしては無限大になる。

– 統計解析手法で測定される

– Jrmsは標準偏差である。

– Jpp = 14.1 x Jrms for 10-12 BER

– Deterministic Jitter はbounded, 原因としては:– Duty-Cycle-Distortion (DCD)– Inter Symbol Interference (ISI)– Periodic Jitter (PJ)

RJ

DJ

24

High Frequency Jitter Measurement

TimeInterval

ErrorJitter

Spectrum

Jitter Histogram

25000 UIDJ

ASA社ジッタ解析ソフト“M1” によるDJ/RJ抽出、bathtub解析

・パルス幅ジッタ、エッジジッタごとに10-12BERまで

　のバスタブカーブをプロットし、それぞれDJ / RJ /

　TJ / eye値をMJSQの分離手法に基づき抽出。

・パルス幅ジッタを選択すると実際のデータから

　Golden PLLを使用してクロックを抽出。

・複数のデータアクイジションを累積してプロット

　ることも可能。

25

Agenda




– OOB Test



– Squelch Test

– SSC Jitter Test

• 測定冶具について• 測定ツールのご紹介

測定用冶具

intel社製冶具ボード

26

測定冶具の仕様

Intel 冶具について

表裏

J5 J4 J3 J2

27

Intel 冶具の機器接続

Host のテストの場合 Drive のテストの場合

+ - - + + - - +

PG PGScope Scope

自作冶具の特性

自作冶具とそのTDRインピーダンス特性(Tr=100ps)

28

S社ディスク測定結果

測定波形

Agenda




– OOB Test



– Squelch Test

– SSC Jitter Test



29

Model BW Channels Sample Rate Per Channel

Standard Mem/Ch

Optional Mem/Ch

54855A 6 GHz 4 20 GSa/s 256K 1M/32M

Agilent 54855A Infiniium リアルタイムオシロスコープ

• 4 チャンネル同時 20 G Sa/s• 最大 32 MB メモリ• technology• Infiniium award-winning usability

認証確認及びトラブルシューティング・波形観測ツール

InfiniiMax Probe System

++プローブシステムの選択プローブシステムの選択コネクティビティーキットの選択コネクティビティーキットの選択

1131A

1132A

1134A

E2669A(Differential)

E2668A(Single-End)

E2695A(Differential SMA)

30

E2681A Jitter ソフトウェア

Windows Wizard Wizard 形式形式を採用しているので、使いやすさも抜群!ジッタ解析初心者でもすぐ使えます。

Serial ATA Signal Quality Compliance Test

• Infiniium 54855A内での動作

• 54855Aおよび81134AによるTest Procedureの提供

• 54855Aおよび81134Aの自動

セットアップ

• OOB signal test も含む

31

Serial ATA Signal Quality Compliance Test

http://www.cos.agilent.com/scope-apps/sata.html

Download URL :

http://204.253.142.36

M1™ タイムインターバル測定ソリューション

• クロックジッタ解析

• ランダムデータジッタ解析

• 繰り返しデータジッタ解析

• （ディレイジッタ解析）

• （立ち上がり・立下り時間解析）

32

E2688A Serial Bus Mask Test Option

•ソフトウェアによるGolden PLL CDR機能の提供。

•マスクファイルの提供

　Serial ATA(1.5Gbps)　PCI Express(2.5Gbps)　Fibre Channel (1.0625,2.125 Gbps)　Ethernet IEEE802.3

(10/100/1000 Base-T)

•ウィザードによる簡単　セットアップ

•リアルタイムEye Diagram 表示。

81133/4A Pulse/Pattern Generators

• ケーブル・コネクタのアイパターン評価

• 及び受信感度試験ツール

• Pulses, patterns and data from 15 MHz to 3.35 GHz

• 1 or 2 output channels (81133 vs. 81134)

• 1.5 ps rms Clock Jitter typical

• Evaluate eye diagrams with PRBS from 25-1 to 231-1

33

ジッタ生成接続図とEye Diagram出力例

Ｓｉｎ波によるジッタ印加例

方形波によるジッタ印加例

クロスポイント70％での出力例ノイズ源による

ジッタ印加例

33250A Modulation Source

81133/34A Pulse-/ Pattern Generator

Device Under Test

InfiniiumReference Clock

Delay Control Input

ロジックアナライザ用N4219A Serial ATA Probe

N4219A SATA Analysis Probe N4218A SATA Interposer

16700 ロジックアナライザ

34

TDR Scope

ノーマライゼイション

アイ・ダアイアグラム解析

Agilentの優位点

•プローブ先端でのTDRノーマライズ機能

•立ち上がり時間の可変による解析機能

•過剰 L/C 測定

Physical Layer Test System

Robust Characterization Tools in One System•Time Domain•Frequency Domain•Eye Diagram•RLCG Parameters

35

参考文献

• Serial ATA / High Speed Serialized AT Attachment specification (revision 1.0)

• Introduction to PCI Express (Intel Press)

• SerialATA Motherboard Signal Quality Test Lab

(IDF Spring 2003)

36

PCI Express SolutionPCI Express Solution

高速ディジタル測定ソリューション・セミナ

PCI Express セミナ：　本日の予定PCI Express セミナ：　本日の予定

PCI Expressの最新情報

物理層･電気テスト

プロトコルロジックテスト

認証試験（コンプライアンス・テスト）

PCI Express 製品開発フローチャート

生産

量産テスタ

デザインツール

デバイス・ボードデザイン




プロトタイプ基板作成

SW/HWインテグレーション

最終チェック認証試験

（コンプライアンステスト）




プロトタイプ基板作成

SW/HWインテグレーション

最終チェック認証試験

（コンプライアンステスト）

37

アジェンダアジェンダ

• PCI Expressの最新情報

• Physical Layer Test• Protocol Test• Compliance Test

Device/Board Design

Prototypeturn-on

SW/HWIntegration

ComplianceTest

Production

Sim

plifi

ed R

&D

Flo

w /

HW

dev

elop

men

t

PCI ExpressPCI Express

• 第3世代汎用 IO インターフェースアーキテクチャ

• 機種依存のないコネクティビティを提供を目指す

• チップ間通信

• アドイン・ボード

• グラフィックスカード（AGP の置き換え）

• 長期的な展望をみすえたデザイン• 現在、限界に近づいているデスクトップ、モバイル、サーバなどの汎用 IO イ

ンターコネクトの進化として、10年のスパンを見据えた規格

• PCI-SIG (http://www.pcisig.com）による規格

• Peripheral Component Interconnect Special Interest Group　が規格

のオーナー

• 超高速伝送 2.5Gbps• PCI Express のもっとも有名な特徴が、2.5Gbps （ビット/秒）、MAX

80Gbps（x32 使用時）の脅威のデータ伝送レート

PCI ExpressPCI Expressとはとは::

38

PCI Express: 信号＆物理層特性PCI Express: 信号＆物理層特性

• 物理層の仕様

• 伝送方式：差動伝送

• ビットレート： 2.5Gbps• UI（Unit Interval): 400ps（代表値）

(399.88 < UI < 400.12)• 信号振幅：

• Tx: 800mV<Tx<1.2V• Rx: 175mV<Rx<1.2V

• インピーダンス：差動 100Ω

• 立ち上がり時間 (Tr @ 20-80%)：• Tr (代表値)100ps （133ps@10-90%）

• Tr (最速) 50ps （66@10-90%)

• エンファシス制御 : 使用

• SSC: オプション

PCI Express: レイヤ構成PCI Express: レイヤ構成

• 各レイヤの独立性を高め、将来的にレイヤごとに手を加えることが容易（例：新しい伝送媒体やコーディング方式の採用）

• 各層が明確な目的をもって存在しているため、デバックが容易

• パケット構造による高度なエラーハンドリングが可能（ECRC、LCRC）

• 物理層仕様が独立しているため、テクノロジの進化に合わせて変更可能

PCI

PCI Express

レイヤ構造を採用することで…

トランザクション・レイヤトランザクション・レイヤ

•• PCI PCI のように、のように、3232ビット／ビット／6464ビットのアドレスビットのアドレス空間を持つ空間を持つレイヤレイヤ

•• 通信エラー防ぐため、エンド・ツー・エンドで通信エラー防ぐため、エンド・ツー・エンドでののECRCECRC を提供。を提供。

•• 使用されるプロトコルは使用されるプロトコルは TLP TLP （（トランザクショトランザクション・レイヤ・プロトコル）ン・レイヤ・プロトコル）

データリンク･レイヤデータリンク･レイヤ

•• リンク間で確実にデータが届いているかリンク間で確実にデータが届いているかを司を司るレイヤるレイヤ

•• 複雑な複雑なパワーマネージメントパワーマネージメントのステートマシンのステートマシンを司るレイヤーを司るレイヤー

•• LCRCLCRCによるエラーチェックによるエラーチェック

•• 使用されるプロトコルは使用されるプロトコルは DLLP DLLP （（データリンク・データリンク・レイヤ・プロトコルレイヤ・プロトコル))

39

Where is it going? PCI Express ロードマップWhere is it going? PCI Express ロードマップ

Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q1 Q2 Q3 Q4 Q12002 2003 2004 2005

PCI ExpressSPEC Release(July, 2002)

PCI-X533EngineeringSamples

PCI-X 266 Enablement PCI-X 266 Production

PCI-X 533 Enablement PCI-X 533 Production

PCI ExpressEngineeringSamples

PCI-X266ProductShipments

PCI-X533ProductShipments

PCI-X266EngineeringSamples

Early PCIE Products

PCI Express Enablement

※2003年5月時点でのアジレントの予想

Today

PCI ExpressMainstream Product Shipments

PCI Express Ships

First SiliconDemo(IDF Fall)

Early Express Sillicon

PCI Expressの情報源PCI Expressの情報源

http://www.pciexpressdevnet.org/kshowcase

Intel Developer Networkfor PCI ExpressPCI-SIG

http://www.pcisig.com/home

出典： PCI-SIG / インテル(株) Web

40

仕様策定の主な状況（１）仕様策定の主な状況（１）

• PCI Express Base Specification Revision 1.0a　(April 15, 2003)＝＞基本仕様

• PCI Express Card Electromechanical Specification Revision 1.0a (April 15, 2003)＝＞アドインカード仕様

• PCI Express Mini Card Electromechanical Specification Revision 1.0 (June 2, 2003)＝＞「Mini PCI Express」仕様

仕様策定の主な状況（２）仕様策定の主な状況（２）

• NEWCARD Electromechanical Specification, Draft Release 0.9-final　(June 5, 2003) – PCMCIA標準＝＞「NEWCARD」仕様のPCMCIA/PCI-SIGレビュー版

• PCI Express Connector High Speed Electrical Test Procedure Revision 1.0 (July 19, 2002)＝＞アドインカードコネクタの電気特性試験手順書

• PCI Express　Board Design Guidelines, DRAFT (June, 2003)＝＞Intel作成のPCBレイアウトガイドライン

41

NEWCARDのフォームファクタ変更NEWCARDのフォームファクタ変更

PCI-SIG DEVCON 2003 資料より抜粋




Device/Board Design

Prototypeturn-on

SW/HWIntegration

ComplianceTest

Production

Sim

plifi

ed R

&D

Flo

w /

HW

dev

elop

men

t

42

•Logical Sub-Block（ステート動作）•Symbol Encoding•Training Sequence•Power Management

PCI Express Physical LayerPCI Express Physical Layer

•Electrical Sub-Block（電気特性パラメータ）•Eye Pattern•Loss•Jitter•Cross Talk•Impedance

シグナル・インテグリティ

Physical Layer 設計におけるチャレンジPhysical Layer 設計におけるチャレンジ

FR4 Board 伝送の限界

PCB Routing

Delay/Skew

Power/GND Plane

LossJitter

Cross TalkMode Conversion

Impedance Control

2.5Gbps / Tr(代表値）=100ps 以下/ Tr(最速)=50ps

　→ 高周波測定／実装技術

　　→ 正しい測定方法の理解／ノウハウの蓄積が必要

物理層の品質を正確に測定／検証することがシステムの完全な動作に不可欠物理層の品質を正確に測定／検証することがシステムの完全な動作に不可欠

43

Electrical Sub-Block のパラメータ一覧Electrical Sub-Block のパラメータ一覧

Transmitter • UI• Differential Voltage• De-Emphasis• Tx Eye Pattern• Median-to-Max Jitter• Tr/Tf• Common Mode Voltage• Idle cycle time• Intra-Skew• Rx Detect• Return Loss• Impedance• Lane Skew• AC Coupling Capacitor

Receiver• UI• Differential Voltage• Rx Eye Pattern• Median-to-Max Jitter• Common Mode Voltage• Return Loss• Impedance• Idle Detect• Lane Skew

→下線はアイ・パターン測定による評価

アイ・パターン測定による評価アイ・パターン測定による評価

Tx アイ・マスク Rx アイ・マスク

Transition bits

De-Emphasis bits

4.3.3 Differential Transmitter Output Specification 4.3.4 Differential Reciever Input Specification

Rxのマスクのスケール

0.7

TRx-EYE-MIN0.4UI(160ps)

TRX-DIFFp-p-MIN175mV

TTX-EYE=0.7UI(280ps)

[Transition Bit]VTX-DIFFp-p-MIN

800mV

[De-emphasized Bit]VTX-DIFFp-p-MIN

-3dB(566mV) ～ -4dB(505mV)

-13dB(約1/5) までの減衰を許容

44

テストポイントテストポイント

Connector/PCB Trace

Tx

50oh

m

50oh

m

50oh

m

50oh

m

Tx Test Point

Rx

Rx Test Point

Tx x1 Link 測定セットアップ例Tx x1 Link 測定セットアップ例

広帯域オシロスコープ

SMAケーブル

50ohm54855A

•50Ω系の測定器に SMAケーブル等で直結して測定可能

•リアルタイム・オシロスコープで連続した 250 UI 波形を解析（3500UI波形が必要）

•Transition bit と De-Emphasis Bit の2つのマスクを使用

•ジッタ等のパラメータ抽出には PCI-SIG(Intel) 推奨のアルゴリズムが有効

75 nF – 500 nFTx

50oh

m

50oh

m

Tx Test Point

45

アイ・パターン測定方法アイ・パターン測定方法

1 2 3 4 5 6 … 248 249 250Data

Sys. Clk

1UI

Trigger

…

…

1 2 3 4 5 6 … 248 249 250

データ・エッジから2.5GHzのIdeal Clkを測定器、またはソフトウェア側で再生

Data

Ideal Clk

1UI 連続した250 Cycleを 1UI ごと

に重ね書き

システム・クロックエンベデッド・クロック

PCI Express では適用不可 CDR

1,2,3

,4,5,6,…248,249,

250

Tx ジッタとアイパターン解析の実際Tx ジッタとアイパターン解析の実際

Jitter analysis window(250UI)

Clock recovery window(3500UI)

Offset(median data skew)

Recovered clock by minimized deviation fit algorithm

Actual data set(Eye diagram)

Crossover point

Data set(20GSa(50ps) with sinc + liner interpolation)①

②

③

④

⑤

⑥

注: 変更の可能性あり

DLL の形で提供される予定

46

測定の様子測定の様子

Infiniium 54855A

Actual waveformTest Result

測定結果測定結果

Transition BitsDe-Emphasis Bits

Intel 社の DLL による CDR を完全に実装することで測定再現性を確立Intel 社の DLL による CDR を完全に実装することで測定再現性を確立

2つのマスクを信号成分ごとに自動的に分離して評価

47

Rx x1 Link 測定セットアップ例Rx x1 Link 測定セットアップ例

Rx 端の測定ではプローブ接続でも忠実な波形再現が可能であることRx 端の測定ではプローブ接続でも忠実な波形再現が可能であること

Intel 評価ボード上の NEC エレクトロニクスのSerDes デバイス。 InfiniiMax probe system により差動ラインへ接続

※出典：IDF-Japan 2003 Spring

コネクタを介した 3.25Gbps 伝送のデモンストレーションに成功！広帯域オシロスコープにより、 Add-in board Rx 端のアイ開口もはっきりと確認！

Rx の測定における要求Rx の測定における要求

•プロービング•マスクテスト•Rx デバイスのジッタ・ノイズ耐性、感度試験•Rx 端でのジッタやSSC変調の解析•レシーバ x2 以上におけるレーン・スキュー・マージン

•InfiniMax プローブ（広帯域でフレキシブルな接続）•オシロスコープのマスクテスト・ジッタ解析用パッケージ•信号源波形品質（2.5Gbps、Tr : 代表値100ps）ジッタ変調可能（変調周波数 30kHz ～ 33kHz）多チャンネル、各CH独立の可変ディレイ

ParBERT 81250A 3.25Gbps Infiniium 54855A 4CH 20GSa

48

Rx マスクテストRx マスクテスト

175mV / 0.4UI(160ps)

ジッタ変調機能によるストレステストジッタ変調機能によるストレステスト

Jitter modulated with Rectangle-Wave

Variable Cross Over point at 70%

Jitter modulated with Noise-Generator

33250A Modulation Source

81133/34A/81250A Pulse-/ Pattern

GeneratorDevice Under

Test

InfiniiumReference Clock

Delay Control Input

49

ジッタ成分の解析ジッタ成分の解析

実波形

ジッタ・ヒストグラム

トレンド（ジッタの時間変動）

トレンドのFFT

System Reference

ロジック250MHz

高調波

アナログフロントエンド（2.5Gbps=1.25GHz）

JTX-TOTAL-MAX = 0.3UI(120ps)

120ps

E2681A ジッタ解析パッケージの例

SSC = Spread Spectrum ClockingSSC = Spread Spectrum Clocking

Trigger

Max Freq(bps)

Min Freq(bps)

Freq Amp

Modulation Freq

<2.50075Gbps

>2.48675Gbps

= 30kHz～33kHz

<1.5MHz

4.3.1.1.1. SSCを使用する場合、UI の +0％～-0.5％の範囲で、30kHz～33kHzの範囲にあり、かつ+-300ppm UI 以内にあること。また、Driver のテストポイントとReciever のテストポイントで、bit rate の差が600ppm 以内にあること

4.3.3 Diff. Tx Output Spec UI: 399.88ps ～ 400.12ps

Th

Jitter Max to Median = 0.15 UI(60ps)

50

SSCの実際SSCの実際

30kHz~33kHz のジッタのトレンドを観測するには、1Mpts のメモリが必要30kHz~33kHz のジッタのトレンドを観測するには、1Mpts のメモリが必要

20GSa x 1Mpts = 50us(20kHz)→ 20kHzより速いSSCの解析が可能

物理層測定に必要な機能のまとめ物理層測定に必要な機能のまとめ

• 2.5Gbps / Tr 100ps （代表値）の波形を忠実に再現して観測する必要がある

　　　→6GHz 広帯域リアルタイムオシロスコープ・システムを提供

• PCI-SIG の方法に準拠したマスクテストを行ないたい

　　　→オシロスコープ用ソフトウェアとして認証試験に使用予定のIntel 社のDLLを使った CDR を提供

• Rx端での波形を正確に評価したい

　　　→ブラウジング/半田づけも可能な再現性の高い7GHz 差動プローブを提供

• ジッタ・ノイズ耐性の評価/感度試験

　　　→3.25Gbps 81134A/81133A/81250A によるジッタ変調エミュレーションを提供。81250A ParBERT によるスキュー・マージン評価、 4CH同時 20GSa オシロスコープ・システム

• ジッタ成分の解析やSSCの変調を測定で確認したい

　　　→オシロスコープのジッタ解析パッケージを提供。1Mpts ロングメモリオプションにより 30kHz-33kHz の PCI Express のSSC変調を解析可能

51




Device/Board Design

Prototypeturn-on

SW/HWIntegration

ComplianceTest

Production

Sim

plifi

ed R

&D

Flo

w /

HW

dev

elop

men

t

PCI Express TL/DLL/Logical Sub-BlockPCI Express TL/DLL/Logical Sub-Block

•Logical Sub-Block（ステート動作）

•Symbol Encoding•Training Sequence•Power Management

•Transaction LayerData Link Layer

•Flow Control•Packet Framing•Error Handling•R.A.S.(QoS / VC)

プロトコル／ロジック検証

52

プロトコル／ロジック検証におけるポイントプロトコル／ロジック検証におけるポイント

• 簡単確実で影響が最小限のプロービングSlot Interposer、 Mid-bus Probe

• 物理層レベルの解析

• 8B10B Encoding / Scrambling• Packet Framing• Link/Lane Training

• 特定パケットやトランザクションの捕捉 => 強力なトリガ機能

• Byte(Symbol)/Packet/Transactionデコード

• 統計解析機能

• PCI Express デバイスのエミュレーション

• 任意パケットの生成、エラー挿入

• 「シナリオ」による機能試験

• デバイス／トポロジのシミュレーション

• ストレステスト

測定セットアップ例測定セットアップ例

Slot Interposer

カスタムプロービング

N4220APCI Express

解析プローブ

16700 16700 ロジック・アナライザとロジック・アナライザと

PCI Express PCI Express 解析プローブ、解析プローブ、

その他のバス用解析プローブその他のバス用解析プローブ

N4220A PCI Express 解析プローブ

専用アクセサリで物理的な接続を確立専用アクセサリで物理的な接続を確立

53

プロービング方法プロービング方法

Target Board

PCI Express Add-in Card

Slot Interposer

Agilent SoftTouch

Technology

Slot Interposer Probe Mid-bus Connectorless Probe

差動パターンのバランスを崩さない接続が必要差動パターンのバランスを崩さない接続が必要

NEW

① Interposer 使用 ② カスタムプロービング

ロジックアナライザ

PCI Express Connector

Mictor(従来の汎用コネクタ)

250psの立上り時間に与える誤差は約45%

•Up to 600Mb/s

•負荷 ≒ 10pF

※TDTによる評価

Agilent E5387A and E5390A Soft Touch Probes

•Up to 2.5Gb/s

•負荷 < 0.7pF

150psエッジで約10%の変化

NEW

プローブのシグナル・インテグリティプローブのシグナル・インテグリティ

54

パケットデコードの例パケットデコードの例• パケットの詳細情報を

表示

• パケットを種類で色分け

• TLP• Mem Write• Mem Read

• DLLP• Nack/Ack

• 個々のパケットを容易に識別可能

• 表示をカスタマイズ可能

（疑似パケットでの測定例）

上位レイヤの検証 – エクセサイザ／アナライザ上位レイヤの検証 – エクセサイザ／アナライザ

Exerciser/Analyzer本体

I/O モジュール

LAN

PCI Express slot

PCI Express slot

Probe board (8x, 4x, 1x) or PTC (1x Only)

Add-in Cardunder test

System Under Test

E2960 SeriesPCI Express Exerciser/Analyzer

※開発中

55

アナライザの主な機能アナライザの主な機能

• 「ダイナミックトリガコンディション」（特許取得）による、複雑なプロトコルシーケンスへの簡単なトリガ設定

• 同一シャーシ内のエクセサイザをエンドノードとした組み合わせによる完全なプロトコルテストソリューション

• 使いやすい、熟成されたGUIによる操作、トリガ、サーチ、フィルタ機能を使用したプロトコル解析

• 測定したデータを容易にナビゲート• 階層表示（バイト / パケット / トランザクション）

• LAN による遠隔操作とアプリケーションからの共有

• インターポーザによる接続（mid-busについては検討中）

• TLP/DLLPの測定

• 双方向、インターリーブ表示、タイムスタンプ

• リンクトレーニングシーケンス解析• PCI Express に特化したトリガ設定とストアクオリフィケーション

• 統合されたプロトコル・オブザーバ

ダイナミックトリガコンディションダイナミックトリガコンディション• 実行時に変化するプロトコルフィールドを使用し

てトリガ可能

• 従来にはない機能（N4220A解析プローブでも現状は不可能）

• 例：あるメモリ領域へのリードに対する完了パケットでトリガ=>完了パケットにはメモリアドレスが入っていない=>完了パケットにはリクエストを対応づけるタグが入っている=>タグの値は実行時に動的に割り当てられる=>従来のトリガ機能では、トリガ内で「パターン」としてはあらかじめ固定の値しか設定できない=>タグの値すべてでトリガをかけるのは不可能=>どうやってトリガをかけるか？

• ダイナミックパターンターム=>該当するリクエストパケットからタグの値を取り込む=>同じタグ値を持つ完了パケットが来たらトリガする

・・・・・

1000番地へのリード、タグ=23

アドレスを検出、タグを取り出して

記憶

タグが一致!!

タグ=23の完了

トリガ

56

アナライザ GUIアナライザ GUI

※開発中のプログラム

tabular view with configurable columnsexpand/

collapse individual packets to get more details

packets with errors are highlighted with special

background (e.g. red)

tooltips for each field provide more detailed

info as needed

color coded transaction types allow easy

recognition of various types of traffic

second view pane provides alternate view of traffic (e.g. textual, statistical,

etc.)

context sensitive

field decoding

エクセサイザの機能エクセサイザの機能

PCI Express スロット

エラー挿入PCI-Express トラヒック

単純なエンドポイント

ルートコンプレックスやスイッチ

• X1/x4/x8をサポート（x16は計

画中）

• エクセサイザはエンドノード（プラットフォーム試験）、ルートコンプレックス（アドインカード試験）としての動作が可能。またスイッチのコンフィギュレーション空間のエミュレーションも可能。

• 任意のトランザクションに対するパケットの生成と応答

• ペイロードデータはアルゴリズムによる生成とメモリ内(2M)のデータが使用可能

• C++とTCLによるプログラムイ

ンタフェース

※開発中

57

プロトコル／ロジック検証に必要な機能プロトコル／ロジック検証に必要な機能

• 差動信号パターンに対する接続

　　→取り付けが容易なインターポーザー型解析プローブ及び差動の平衡パターンを崩さない Soft Touch プローブによるカスタム・プロービング

• トレーニングシーケンス、フローコントロール及びエラーハンドリング等の動作検証

　　→ロジアナによるパケット・トリガ／デコード表示機能

• 複雑なパケットシーケンスでのトリガ

　　→アナライザに搭載されたダイナミックトリガコンディションによる実行時のパケットフィールド捕捉

• 未完成モジュールやスイッチのエミュレーション

　　→エクササイザによる PCI Express 仕様準拠のパケット生成

• ユーザー定義プロトコルの動作を検証したい

　　→任意パケット・トランザクション生成やパフォーマンスの評価（ストレステスト、エラー耐性）




Device/Board Design

Prototypeturn-on

SW/HWIntegration

ComplianceTest

Production

Sim

plifi

ed R

&D

Flo

w /

HW

dev

elop

men

t

58

Compliance Test = 認証試験Compliance Test = 認証試験

Intel Developer Network 及び PCI-SIG から最新の Update を入手可能•http://developer.intel.com/technology/pciexpress/devnet/

•http://www.pcisig.com/events/expresstraining/

PCI Express

Base SPEC

PCI Express

C&I

Test SPEC

Test HW & SW

Workshops

Check

Fail

Pass

C&I Test Specification 抜粋C&I Test Specification 抜粋

製品別• Add-in Card• Mother board• Device

• Endpoint• Switch(HUB)• Bridge(Repeater)• Root Complex

機能ブロック別（Base SPECより抽出）

• TLP• DLLP• Logical Sub-Block• Electrical Sub-Block• Electro-mechanical• Bios• Topology• Power Management• Configuration Process• Architecture

Test SPEC の特にクリティカルな項目についてのみテストを実施Test SPEC の特にクリティカルな項目についてのみテストを実施

59

PCI Express Test Tool の例PCI Express Test Tool の例

シグナル・テスト・ツール（Intel 社によるデモ）

※出典：IDF 2003 Spring

自動的にTest SPEC のGO/No-GO判定を実行

PTC(Protocol Test Card)PTC(Protocol Test Card)

PCI Express slot

PCI Express slot

Protocol Test CardE2969A (1x)

Add-in cardunder test

System Under Test

USB

•デバイスが規格に準拠しているかどうかを試験する安価なソリューション

•Intelが提供するPCI Express Peripheral Development Kit (PDK) とCompliance Test Kit (CTK)への統合

•PCI-SIGで定義された試験をシナリオで搭載、メニューから選択して実行

•デバイスが適切な応答・反応をするか確認

•3つの試験モード- Card Test- System Test- Topology Test

•Protocol Exerciser/Analyzerのx1プローブカードとしても使用可能

Intel-Agilentによる共同開発体制

60

PTCの概要（FCT＝旧名称）PTCの概要（FCT＝旧名称）

Check!

※出典：IDF 2003 Spring

PTCのGUI画面PTCのGUI画面

※開発中のプログラム

61

Agilent - Intel による共同開発体制Agilent - Intel による共同開発体制

PTC

出典：インテル(株) Web

コネクタ電気特性テストコネクタ電気特性テスト

必要な測定器

•Vector Network Analyzer:

Agilent (HP) 8753E, 8720ES, 8510 or equivalent

•Calibration Kit:

85052D or equivalent

•Coaxial Terminations:Pomona 4286 or equivalent

測定項目

•Near-end Cross Talk•Return Loss•Insertion Loss

Test Procedure: 具体的なテスト手順を記載したドキュメント

差動Sパラメータ測定

62

差動Sパラメータ測定=平衡デバイス測定差動Sパラメータ測定=平衡デバイス測定

1) DUT

Desired measurement reference plane

Calibration reference plane

balun balunReduce 4-terminal device from 16 s-parameters to 4

2) DUTMeasured 2 ports at a timeAfter that ,Single ended Sparais simulated as meaningful result.

Single End

Differential

DUT

Reference plane

Consider DUT to have balanced pairs by using mixed-mode s-parameters

1 2

3)

Compliance Test

アジレント・テクノロジーのソリューションアジレント・テクノロジーのソリューション

Port & cableelectrical

Physicallayer

Data link

Transactionlayer

Higher level protocol

2.5 Gbit のデザイン検証• シグナルインテグリティ（アイ開口率、ジッタ、BER等）

ボードデザインとコンポーネントの特性評価• 50Ωインピーダンスコントロール、ボードレイアウト、コネクタ、ケーブル（NA、TDR評価）

• シンボルエンコーディング、レーン間スキュー

2つのノード間の接続の検証• 8b/10b コーディング、フレーマー、スクランブル、データオーダー、FIFO、リンクトレーニング

トランザクションレベルテスト

• 完全なトランザクションの生成とモニタリング、バーチャルチャネル、フローコントロールのテスト

アプリケーション & マネージメントソフトウェア検証

• 実機のエミュレーション• 上位レイヤーにおけるソフトウェア間のエラーハンドリングの検証

パケットレベルテスト

• 個別のリクエストと応答、パケットシーケンスの並び順、データリンクレイヤーをコントロールするステートマシンのチェック

PCI-ExpressExerciser &Protocol Analyzer

Logic analyzer

PG/BERTTDR

VNA/BMS

Oscilloscope

プロトタイプボードからコンプライアンステストまで

63

まとめまとめ

• 物理層の完成度がシステムの安定動作の鍵。正確な評価が行なえるように、正しい測定方法の理解が必要

• プロトコルテストには、PCI Express 専用プロービングツール／ソフトウェアツールを使うことで検証効率を改善

• アジレントの測定器（PTC等）は、コンプライアンステスト（＝認証試験）に採用される予定（Intelと共同で開発中）

• PCI Express の各レイヤー（TL、DLL、PHY、Mechanical）ごとに最適な製品をトータルソリューションとしてご提供可能

PCI Express の測定方法に関してのご相談は

アジレント・テクノロジーへ

AgilentのPCI Expressへの取り組みAgilentのPCI Expressへの取り組み

• PCI-SIGのメンバー企業

• 仕様策定に関しては計測部分において重要な役割を果たしている

• Intel Developers Forumなど、PCI Expressに関する情報公開の場においては、最新の計測ソリューションを紹介

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Intel Developers Forum Fall Japan 2002Intel Developers Forum Fall Japan 2002

Serial ATA

PCI Express

業界初！業界初！実機によるデモンストレーションに成功しました。

業界で初めて、PCI Express のプロトコルを解析（ロジナアを使用）。このデモでは、SerDes のパラレルサイドからパケットを収集、解析いたしました。

Intel Developers Forum Spring US 2003Intel Developers Forum Spring US 2003

Intel様、NEC エレクトロニクス様と協力の上、PCI Express の物理層評価も実現！Eye Pattern もきれいに開いています。

プロトコル層に続いて物理層評価を展示

65

Intel Developers Forum Spring Japan 2003Intel Developers Forum Spring Japan 2003

Intel の主催ブースでもAgilent が大活躍！

日本でも Intel/NEC ブースで Agilent が貢献！

Agilent ブースでも、もちろん展示。パルスパターンジェネレーターとの共演。

PCI Express：Agilent トータルソリューションPCI Express：Agilent トータルソリューション

66

July 15 20035988-9896JA

0000-08A

高速ディジタル・ソリューション・セミナliterature.cdn.keysight.com/litweb/pdf/5988-9896ja.pdftest...

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