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Spartan-6 FPGA メモリインターフェイスソリューション

ユーザーガイド

UG416 (v1.3.1) 2010 年 10 月 18 日

Spartan-6 FPGA メモリインターフェイスソリューション japan.xilinx.com UG416 (v1.3.1) 2010 年 10 月 18 日

Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in thedevelopment of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download,display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical,photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liabilityarising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentationwithout notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise youof any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that maybe provided to you in connection with the Information.

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日付バージョン改訂内容

2009 年 12 月 2 日 1.0 初版リリース

2010 年 2 月 23 日 1.1 図 1-30 の変更。 27 ページの「調整 (キャリブレーション) 済み入力終端」の下のテキ

ストを修正。 45 ページの「ファンクションシミュレーション」の第 1 段落に XilinxISim を追加。

2010 年 3 月 3 日 1.2 28 ページにデバイスの移行についてのメモを追加。

http://japan.xilinx.com

mailto:[email protected]

UG416 (v1.3.1) 2010 年 10 月 18 日 japan.xilinx.com Spartan-6 FPGA メモリインターフェイスソリューション

2010 年 5 月 10 日 1.3 「参考資料」に ARM® AMBA® 仕様書のリンクを追加。第 1 章「はじめに」の初

のページに EDK 環境で MCB ベースのメモリインターフェイスを作成する際の説明

を追加。手順 1 の後にメモを追加し、 10 ページの「新規プロジェクトの設定」の手

順 5 を変更。「メモリ規格の選択」の手順 1 の説明を追加。図 1-10 および図 1-23 を変更。図 1-11 の後の axi_s6_ddrx インスタンスの説明を追加。 17 ページの「コント

ローラーのオプション設定」の周波数を変更。「マルチポートコンフィギュレーショ

ン」の手順 8 と手順 9 を変更し、手順 10 と図 1-27 を追加。 27 ページの「FPGA オプションの設定」の初の段落と手順 14 および手順 15 を変更。図 1-38 の後のメモ

を変更。表 1-1 を追加。 34 ページの「<componentname>/example_design/rtl/mcb_controller」を追加。表 1-6 の後のメモを変更。表 1-11のパラメーター CMD_PATTERN の説明を変更。「カスタムコマンドシーケンス」に後の段落 (コマンドパターンの変更について) を追加。

第 2 章「EDK フローの詳細」の追加。

表 3-1 の ctrl_state[4:0] を ctrl_state[144:0] へ ctrl_cmd を ctrl_cmd[2:0] へ

cal_state[3:0] を cal_state[144:0] へ変更。表 3-1 の ctrl_state[144:0] と cal_state[144:0]の説明に ASCII radix を追加。

2010 年 10 月 18 日 1.3.1 ドキュメントファイル名を変更。

日付バージョン改訂内容


Spartan-6 FPGA メモリインターフェイスソリューション japan.xilinx.com UG416 (v1.3.1) 2010 年 10 月 18 日


Spartan-6 FPGA メモリインターフェイスソリューション japan.xilinx.com 5UG416 (v1.3.1) 2010 年 10 月 18 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについて内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7参考資料. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 1 章 : はじめにMIG の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9システム要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10MIG ツール : 手順を追った指示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

新規プロジェクトの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10MIG の起動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13MCB デザインの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

メモリ規格の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15コントローラーのオプション設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17メモリデバイスオプションの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19マルチポートコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22アービトレーションテーブルプログラミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26FPGA オプションの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27デザインサマリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30メモリモデルライセンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31PCB 情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31デザインノート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31完了 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

MIG のディレクトリ構造とファイルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32出力ディレクトリの構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32ディレクトリおよびファイルの内容 (CORE Generator ツールフローのみ) . . . . . . . . . . . . . .32

<component name>/docs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32<component name>/example_design/ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32<component name>/user_design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

トラフィックジェネレーター付きの MIG デザイン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38(CORE Generator ツール、ネイティブインターフェイスのみ) . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

トラフィックジェネレーターの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39データパターンとしてのアドレス (デフォルト ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40Hammer データパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41Neighbor データパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42Walking 1 および Walking 0 データパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43PRBS データパターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

シミュレーションの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45ファンクションシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45

デザイン例のインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46デザイン例の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46

上位のパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46トラフィックジェネレーターのパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48トラフィックジェネレーターの信号説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49ポートアドレス空間の変更. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52カスタムコマンドシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53メモリ初期化およびトラフィックテストフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

目次


6 japan.xilinx.com Spartan-6 FPGA メモリインターフェイスソリューション

UG416 (v1.3.1) 2010 年 10 月 18 日

第 2 章 : EDK フローの詳細EDK の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55AXI Spartan-6 FPGA DDRx メモリコントローラー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

機能の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56機能の説明および AXI プロトコルのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56

インターフェイス幅. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56インターフェイスクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56アドレス幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56読み取り専用または書き込み専用の AXI ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57バースト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57キャッシュビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57保護ビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58排他的アクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58応答信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58ID、スレッド、リオーダリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58読み出し /書き込み受け入れの深さ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58読み出し /書き込みアービトレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58エンディアン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58リージョンビット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58低電力インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58

上位のパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59ポートおよび I/O 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60

第 3 章 : MCB デザインのデバッグ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63デバッグツール. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

デザイン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64デバッグ信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64リファレンスボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64ChipScope Pro ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

シミュレーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65その他のデバッグ信号 (シミュレーション専用) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65デザイン例を使用したシミュレーション検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

合成およびインプリメンテーションのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69合成およびインプリメンテーションの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69MIG 出力の変更を検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69タイミングエラーの認識および解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

ハードウェアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70メモリインプリメンテーションガイドラインの確認 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70ボード上のピン配置の検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71IBIS モデルを使用したシグナルインテグリティシミュレーションの実行 . . . . . . . . . .71デザイン例の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71

一般的なハードウェア問題のデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71ビットエラーの特定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72

ボードの測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73



このユーザーガイドについて

このユーザーガイドでは、 Spartan®-6 FPGA のメモリコントローラーブロック (MCB) を使用し

て外部メモリインターフェイスを構築するデザインツールフローとデバッグ方法を説明します。

MCB の機能および動作の詳細は、『Spartan-6 FPGA メモリコントローラユーザーガイド』

(UG388) を参照してください。

内容

このユーザーガイドは、次の章で構成されています。

• 第 1 章「はじめに」では、 CORE Generator™ やエンベデッド開発キット (EDK) 環境で利用

できる MIG ツールを使用して、 MCB ベースのメモリインターフェイスをインプリメントす

る方法を説明します。

• 第 2 章「EDK フローの詳細」では、 EDK 環境の Xilinx® Platform Studio (XPS) から MIG を起動して MCB デザインを生成する方法について説明します。

• 第 3 章「MCB デザインのデバッグ」では、各設計プロセスで生じる可能性がある問題を認識

し、デバッグする手順を説明します。

参考資料

次のザイリンクス資料は、このユーザーガイドの内容を補う情報が記載されています。

1. UG626 : 『合成/シミュレーションデザインガイド』 2. ChipScope™ Pro Logic Analyzer ツール

http://japan.xilinx.com/tools/cspro.htm

3. UG628 : 『コマンドラインツールユーザーガイド、 COMPXLIB』

4. PlanAhead™ Design Analysis ツールhttp://japan.xilinx.com/tools/planahead.htm

5. UG612 : 『タイミング制約ユーザーガイド』

6. UG199 : 『Virtex®-5 FPGA ML561 メモリインターフェイス開発ボードユーザーガイド』

7. ARM® AMBA® 仕様書http://www.arm.com/products/system-ip/amba/amba-open-specifications.php

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次のウェブサイトへアクセスしてください。

http://japan.xilinx.com/support


http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/devref.pdf


http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/sim.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf

http://japan.xilinx.com/support/documentation/boards_and_kits/ug199.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/sim.pdf

http://japan.xilinx.com/support/documentation/virtex-6_user_guides.htm

http://japan.xilinx.com/tools/cspro.htm


http://japan.xilinx.com/tools/planahead.htm

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf

http://japan.xilinx.com/support/documentation/ml561.htmf

http://www.arm.com/products/system-ip/amba/amba-open-specifications.php


UG416 (v1.3.1) 2010 年 10 月 18 日

このユーザーガイドについて



第 1 章

はじめに

ここでは、CORE Generator™ やエンベデッド開発キット (EDK) 環境で使用できる MIG ツールを

使用して、MCB ベースのメモリインターフェイスを構築する方法について説明します。この章は、

次のセクションに分かれています。

• 「MIG の概要」

• 「システム要件」

• 「MIG ツール : 手順を追った指示」

• 「MIG のディレクトリ構造とファイルの説明」

• 「トラフィックジェネレーター付きの MIG デザイン例」

CORE Generator ソフトウェアから MIG ツールを起動する場合、 MCB デザインは標準 (ネイティ

ブ) インターフェイスまたは拡張インターフェイス (AXI4) のいずれかを使用して構築できます。

EDK 環境から MIG ツールを起動する場合は、AXI4 インターフェイスオプションのみサポートさ

れています。 EDK 環境で MCB ベースのメモリインターフェイスを構築する方法については、第

2 章「EDK フローの詳細」で詳しく説明しています。

MIG の概要

MIG ツールは、ユーザーが求めるメモリインターフェイスを構築するために必要なすべての属性

を定義するプロセスを順を追ってガイドします。これらの属性は一般的に、メモリインターフェイ

スに次のような特長を与えます。

• メモリデバイスの属性

メモリの種類、データ幅、タイミング特性、その他のメモリ動作

• ユーザー (ファブリック側) インターフェイスのコンフィギュレーション

ポート数、ポートの種類、ポート幅

• コントローラーのコンフィギュレーション

アドレス順序、アービトレーション (調停) 方法、コントローラーのその他の動作

すべてのプロセスが完了すると、 MIG ツールはメモリインターフェイスを構築するための RTLコードとユーザー制約ファイル (UCF) を生成します。 Spartan®-6 デバイスの場合、 RTL コードに

は、要求するメモリソリューションのインプリメントに必要な MCB ハードブロックとその他の

FPGA リソースを統合する上位のラッパーファイルが含まれます。CORE Generator ソフトウェ

アから起動する場合は、シミュレーションやデザインのインプリメンテーションで必要なスクリプ

トファイルも生成されます。

後に、 MIG ツールは、シミュレーションやハードウェア環境 (CORE Generator ツールを使用し

たネイティブインターフェイスのみ) で MCB ベースのメモリインターフェイスの検証またはデモ



UG416 (v1.3.1) 2010 年 10 月 18 日

第 1 章 : はじめに

を行うため、合成可能なテストベンチ (Traffic Generator) を生成します。このフローで生成される

ビットストリームは、 DDR2 や DDR3 インターフェイスのデモを行うために、 Spartan-6 FPGASP601 または SP605 ハードウェア評価ボードを使用します。また、このデザイン例は MCB ベー

スのメモリインターフェイスを使用するすべてのハードウェア環境で使用できます。詳細は、

38 ページの「トラフィックジェネレーター付きの MIG デザイン例」を参照してください。

システム要件

MIG ツールを使用するには、次の環境が必要です。

• オペレーティングシステム

• Windows XP Professional 32 ビット /64 ビット

• Linux Red Hat Enterprise 4.0 32 ビット /64 ビット

• Linux Red Hat Enterprise 5.0 Desktop 32 ビット /64 ビット

• Windows Vista Business 32 ビット /64 ビット

• SUSE 10 Enterprise 32 ビット /64 ビット

• ザイリンクスのソフトウェア

• ISE® ソフトウェア - バージョン 12.3 またはそれ以降 (適切なサービスパックを含む)

適切なサービスパックについては MIG のリリースノートを確認してください。 ISE のサービス

パックは、ザイリンクスウェブサイトのダウンロードページから入手できます。

MIG ツール : 手順を追った指示

このセクションでは、 MCB ベースの Spartan-6 FPGA メモリインターフェイスをインプリメント

する際に必要なすべての手順を MIG ツールの GUI を示しながら説明します。

メモ : この章で示すスクリーンショットは、各手順を概念的に表したもので、一般的な情報のみを提

示しています。新情報は、 MIG GUI ツールで確認してください。 MIG ツールの正確な動作や表

示されるページは、選択したユーザーインターフェイスの種類や MIG ツールの起動経路

(CORE Generator または XPS (EDK)) によって異なる場合があります。これらの相違が生じる部分

には注記が追加されています。

新規プロジェクトの設定

これらの手順では、 MIG ツールの起動に備えて、 CORE Generator ツールのプロジェクトを新規作

成します。

1. [スタート ] → [すべてのプログラム] → [Xilinx ISE Design Suite 11] → [ISE] → [アクセ

サリ ] → [CORE Generator] をクリックして CORE Generator システムを起動します。

メモ : XPS から MIG ツールを起動する場合は、XPS IP カタログ (新しい IP をシステムに追加する

場合) から [Memory and Memory Controller] → [AXI S6 Memory Controller] を選択するか、[XPSSystem Assembly] ビューの axi_s6_ddrx コンポーネントを右クリックし、[Configure IP] を選択し

て 15 ページの「MCB デザインの作成」へ進んでください。




2. [File] → [New project] を選択して [New Project] ダイアログボックスを開きます。

3. プロジェクト名 (例： Spartan6_MIG_Example_Design) 入力し、場所を選択して [Save] をクリックします。

X-Ref Target - Figure 1-1

図 1-1 : CORE Generator ツール


図 1-2 : CORE Generator の新規プロジェクト作成

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4. [Project Options] ページで、Spartan-6 ファミリを選択し、その後にターゲットデバイス、パッ

ケージ、スピードグレード (例： xc6slx16、 cs324、 -2) を選択します。左側のペインにある

[Generation] をクリックして、デザインフローのオプション設定へ進みます。

5. [Design Entry] として [Verilog] または [VHDL] を選択し、 [Flow Settings] の [Vendor] では

[ISE] を選択します。 [OK] をクリックして [Project Options] の設定を完了します。


図 1-3 : 新規プロジェクト名の入力


図 1-4 : デバイス選択

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MIG の起動

このセクションの手順では、 MCB をベースとしたメモリインターフェイスを作成する際の準備と

して、 MIG ツールを起動します。

1. 右側のウインドウの [Information] セクションにあるプロジェクト設定のサマリ情報に間違い

がないことを確認します。


図 1-5 : デザインフローのオプション設定

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図 1-6 : プロジェクトページ

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2. MIG ツールへアクセスするには、左側のウィンドウにある [Memories & Storage Elements] を展開表示します。 [Memories & Storage Elements] → [Memory Interface Generators] の下にあ

る新版 MIG ツールをダブルクリックして MIG ツールを起動します。

3. MIG ツールの起動画面が表示されたら、[Next] をクリックして MIG 出力オプションのページ

まで進みます。


図 1-7 : MIG ツールの起動


図 1-8 : MIG ツールの起動画面

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4. MCB ベースのメモリインターフェイスを新規に作成するため、 [Create Design] を選択しま

す。 [Component Name] にメモリインターフェイス名を入力します。 [Next] をクリックして、

MCB ベースのメモリインターフェイスの定義へ進みます。

MIG ツールで生成される出力ファイルやディレクトリは、 <Component Name> という名前のフォ

ルダーに配置されます。

メモ : <Component Name> に特殊文字を含むことはできません。コンポーネント名には英数字のみ

使用可能であり、初の文字は必ずアルファベット (a-z) の必要があります。

MCB デザインの作成

このセクションでは、 MIG ツールで MCB ベースのメモリインターフェイスをカスタマイズして

生成する手順を説明します。

メモリ規格の選択

[Memory Selection] ページを使用して、 1 つまたは複数のメモリコントローラーブロックでサポー

トされるメモリ規格 (DDR SDRAM、 DDR2 SDRAM、 DDR3 SDRAM、 LPDDR) を選択します。

Spartan-6 ファミリの場合、デバイスサイズによって 2 つまたは 4 つの MCB が含まれます。通常、

シングルメモリインターフェイスをインプリメントする場合は、左または左下のメモリコントロー

ラーブロックを初に選択します。このコアの既に定義されている MCB I/O の位置には、マルチ

ファンクションピンがあまり多くありません (例：コンフィギュレーションに関連したピンと共有

しない)。さらに、同じパッケージタイプの異なる Spartan-6 デバイス間でのデザイン移行をサポー

トするため、この位置には優先順位が付けられています。


図 1-9 : MIG の出力オプション

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MCB が 4 つある Spartan-6 デバイスを使用する場合、同じ側に位置する 2 つの MCB は、 1 つの

オンチップ PLL ブロックが生成したシステムクロックペアを共有する必要があります。したがっ

て、この 2 つの MCB でインプリメントされたメモリインターフェイスのデータレートは同一に

なります。 MCB クロッキング要件の詳細は、『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「クロッキング」セクションを参照してください。

1. [Enable AXI] をオンにして、すべての MCB に AXI ユーザーインターフェイスを追加します

(このオプションは Verilog デザインのみ有効)。これを設定しない場合、MIG デザインはデフォ

ルトで標準 (ネイティブ) ユーザーインターフェイスを使用して生成されます。メモリイン

ターフェイスをインプリメントする各 MCB の [Memory Type] からメモリ規格を選択します

(AXI インターフェイスを使用する場合は、 SSR2 と DDR3 のみ選択可能)。 [Next] をクリック

します。

XPS (EDK) から起動した場合、axi_s6_ddrx インスタンスに対して 1 つの MCB サイトがアクティ

ブになります。複数のコントローラーの場合、 XPS では複数の個別インスタンス axi_s6_ddrxとし

てインプリメントされます。


図 1-10 : [Memory Selection] ページ


図 1-11 : メモリ規格の選択

UG416_c1_10_081010

UG416_c1_11_091409


http://japan.www.xilinx.com/support/documentation/user_guides/ug388.pdf



コントローラーのオプション設定

[Controller Options] ページを使用して、メモリインターフェイスの一般的な特性を定義します。デ

ザインにコントローラーが複数ある場合は、各コントローラーに対してこのページが繰り返し表示

されます。このオプションページでは、次に示すメモリソリューション特性を定義できます。

• [Frequency]

コントローラーの動作周波数を示します (メモリクロック周波数と同じで、たとえば、800Mb/sDDR インターフェイスの場合は 400MHz)。ここで指定する周波数は、MCB の BUFPLL ドラ

イバーで生成されるクロックレートの半分の必要があります (MCB クロッキング要件の詳細

は、『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「クロッキング」セ

クションを参照)。コントローラーの周波数は、選択した FPGA デバイスやスピードグレード

などの要因によって制限されます。 EDK フローの場合、ユーザーは追加のチェックボックス (デフォルトで有効) を使用して、周波数情報が EDK から自動的に計算されるように定義できま

す。

• [Memory Part]

デザインで使用されるメモリデバイスを選択します。リストから既存のサポートデバイスを選

択するか、新しいカスタムデバイスを作成します。

2. スピンボックスの矢印を使用して適切な周波数値を選択するか、周波数値を直接入力します。

入力値は、サポートされる大/ 小周波数範囲内に制限されます。


図 1-12 : [Controller Options] ページ

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3. ドロップダウンリストから適切なメモリデバイスを選択します (図 1-14 参照)。希望するデバ

イスがリストにない場合は、新規メモリデバイスを作成できます。カスタムデバイスを作成す

る場合は、オプションリストから [Create Custom Part] を選択すると、新しいページが表示さ

れます (図 1-15 参照)。カスタムデバイスを作成しない場合は、手順 5 を飛ばしてください。

[Create Custom Part] ウィンドウでは、サポートされるデバイスリストから既存デバイスのパラ

メーターを変更することによって、新しいデバイスを定義できます。


図 1-13 : メモリインターフェイス周波数の入力


図 1-14 : メモリデバイスの選択


図 1-15 : カスタムメモリデバイスの作成

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4. カスタムメモリデバイスを作成する場合、[Select Base Part] でサポートされるデバイスから、

作成中のデバイスと同じパラメーターがあるデバイスを選択します。 [Enter New MemoryPart Name] に新しいデバイス名を入力します (例： MIG-Custom_MEM)。必要に応じて、タ

イミングパラメーター値、および行/列/バンクのアドレスビット数を変更します。[Save] をク

リックして、サポートされるデバイスリストに新しいデバイスを追加します (図 1-16 参照)。追加された新しいデバイスはローカルの MIG データベースに保存されるため、将来的に使用

可能です。

5. [Data Mask] をオンまたはオフにして (図 1-17 参照)、生成される MIG デザインにデータマス

クピンを含めるかを判断します。 [Controller Options] ページの一番下にあるセクションでは、

選択したメモリコンフィギュレーションの詳細を示します (図 1-18 参照)。 [Next] をクリック

して [Memory Options] のページへ移動します。

メモリデバイスオプションの設定

[Memory Options] ページを使用して、初期化中にメモリデバイスへロードされるさまざまモード

レジスタの値を設定します。選択可能な設定リストは、そのインターフェイス用に選択したメモリ

規格によって決定します。バースト長および CAS レイテンシは、高パフォーマンスになるように

MIG ツールで自動設定されます。

図 1-19 に、例として DDR2 コントローラー用の設定画面を示します。図 1-20 ～図 1-22 では、

DDR、 DDR3、 LPDDR コントローラーのそれぞれの設定を示しています。


図 1-16 : メモリデバイスのリストからカスタムメモリデバイスを選択する


図 1-17 : データマスクオプションの選択


図 1-18 : メモリコンフィギュレーションの詳細

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図 1-19 : DDR2 SDRAM コントローラーのモードレジスタ設定


図 1-20 : DDR コントローラーのモードレジスタ設定

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6. 各ページで任意のモードレジスタ設定を選択します。そして [Next] をクリックして、マルチ

ポートコンフィギュレーションの設定画面へ進みます。


図 1-21 : DDR3 コントローラーのモードレジスタ設定


図 1-22 : LPDDR コントローラーのモードレジスタ設定

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マルチポートコンフィギュレーション

FPGA ロジックに対する MCB ユーザーインターフェイスには 5 つのポートコンフィギュレー

ションがあります。ポートコンフィギュレーションの詳細は、『Spartan-6 FPGA メモリコントロー

ラユーザーガイド』 (UG388) の「ポートコンフィギュレーション」セクションを参照してくださ

い。選択したコンフィギュレーションに基づいて、 MIG ツールは上位のラッパーファイルに必

要なユーザー信号名と割り当てを生成します。

7. [Configuration] を選択するドロップダウンメニュー (図 1-24 参照) から任意のポートコン

フィギュレーションを選択します。このポートセレクションテーブルは、選択したコンフィ

ギュレーションに基づいて変更します。

8. [Port Selection] 列の下にある、デザインで使用される各ポートのチェックボックスをオンに

します。選択されていないポートは無効となります。単一方向ポートの場合は、 [Direction] 列で [Read] または [Write] のいずれかに設定してください。[Interface] 列では、すべてのポート

がすでに GUI で選択した設定に基づいて、ネイティブ (標準) または AXI ユーザーインター

フェイスとしてインプリメントされることを示しています。ネイティブインターフェイスを

選択した場合、そのポートは標準の MCB ユーザーインターフェイスを使用することになり

ます。AXI インターフェイスを選択すると、ネイティブインターフェイスに AXI メモリマッ


図 1-23 : ポートコンフィギュレーションのページ


図 1-24 : ポートコンフィギュレーションの選択

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UG416_c1_24_091409





プされたスレーブブリッジが追加されます (AXI4 インターフェイスは、EDK フローでのみ有

効なオプションです)。AXI4 スレーブインターフェイスの詳細は、第 2 章「EDK フローの詳

細」を参照してください。

ユーザーインターフェイスアドレスバスと物理的メモリの行、バンク、および列のマッピングは、

コンフィギュレーション可能です。アプリケーションデータの構成方法によって異なるため、アド

レス指定方法を変更してコントローラーの効率を適化することが望ましい場合があります。たと

えば、行/バンク /列のアドレス指定では、アクティブ行の終点を超える長いバースト転送を要求し

た場合、コントローラーは新しいバンクをアクティブにしてバースト転送を続けます。これによっ

て、アクティブ行をクローズ (プリチャージコマンド ) して同じバンク内で別の行をアクティブに

するコマンドを発行するというペナルティ (効率損失) を回避できます。

9. アプリケーションに適なメモリアドレスマッピングを選択します (図 1-26 参照)。画面右側

のユーザーインターフェイスコンフィギュレーションの図では、完成されたマルチポートコンフィギュレーションが表示されます (図 1-27 参照)。 [Next] をクリックして次へ進みます。


図 1-25 : [Port Selection] および [Direction] の設定


図 1-26 : メモリアドレスのマッピング方法を選択


図 1-27 : ユーザーインターフェイスのポートコンフィギュレーション

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AXI ユーザーインターフェイスを使用するデザインの場合、各 AXI ポート用のパラメーターを設

定するページが表示されます (図 1-28 参照)。

この設定によって、コントローラーの AXI パラメーターセレクションが決定します。これらは、

標準の AXI パラメーター、あるいは AXI インターフェイス特定のパラメーターです。詳細は、

ARM® AMBA® の仕様書 [参照 7] を参照してください。

EDK フローでは、インターコネクトパラメーターもあります。これらのパラメーターの詳細は、

EDK の資料を参照してください。次に示すパラメーターオプションは、EDK フローでのみ利用可

能な場合があります。

• Address Width および AXI ID Width ： XPS から起動した場合、アドレス幅や ID 幅の設定

は XPS で自動設定されるため、このオプションは表示されません。

• Base and High Address (EDK フローのみ) ：メモリコントローラーへ割り当てられるシステ

ムアドレス空間を設定します。これらの値は、 4KB 以上かつ 2 の累乗となり、ベースアドレ

スはメモリ空間のサイズに揃う必要があります。

• Narrow Burst Support (EDK フローのみ) ：このオプションの選択を解除すると、 AXI イン

ターフェイスはリソースを節約してタイミングを向上させるために、AXI ナロー方式バースト

転送を行うロジックを削除します。通常、 XPS は、接続されている AXI マスターの既知の動

作に基づいて、ナロー方式バースト転送のサポートを無効にできるかどうかを自動計算します。

• Enforce Strict of Write Coherency Across All Ports ： BRESP (AXI Write Response) を、特

定ポートのトランザクションが完了したときに提供 (オフ)、あるいはすべてのポートにおいて

トランザクションが完了した後のみ提供 (オン) するように設定します。

• Enable Auto-Precharge On Each Transaction ：オンの場合、トランザクション完了後にポー

ト上のすべての MCB 読み出し /書き込みトランザクションが、クローズされるべきバンク /ページを閉じます (オートプリチャージ)。




10. 各ポートで書き込みコヒーレンシの厳しいチェックを実行すべきかを選択します。これは、複

数ポートを有するデザインで推奨されます。各 AXI ポートのオートプリチャージを有効/無効に選択します。各ポートのデータ、アドレス、および AXI ID の幅を選択します (図 1-28 参照)。 [Next] をクリックします。


図 1-28 : AXI ユーザーインターフェイスパラメーターの選択

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アービトレーションテーブルプログラミング

MIG ツールは、デフォルトでラウンドロビン方式によるアービトレーションを行いますが、カスタ

ムアービトレーションの定義も可能です。ポートの優先順は左がも高く、右へ行くほど低くなり

ます。

カスタムオプションを使用する場合は、すべてのポートがメモリデバイスへアクセスするように

注意が必要です。通常、各ポートは少なくとも 1 つのタイムスロットで高優先順位を受信する必

要があります。ガイドラインに従っていない場合、MIG ツールは赤色の警告インジケーターを生成

しますが、エラーを防ぐ機能はありません。 UG388 ：『Spartan-6 FPGA メモリコントローラユー

ザーガイド』の「アービトレーション」セクションを参照してください。

11. [Select Arbitration Algorithm] で [Round Robin] または [Custom] のいずれかを選択します。

[Custom] を選択した場合は、それぞれのタイムスロットにポートの優先順位を入力します。そ

して [Next] をクリックします。


図 1-29 : アービトレーション方法の設定

UG416_c1_28_091409

http://japan.xilinx.com/support/documentation/user_guides/ug388.pdf




FPGA オプションの設定

[FPGA Options] ページを使用して、メモリインターフェイスソリューションのその他の設定を行

います。 EDK フローの場合は、このページが後となります。 [Finish] をクリックすると、変更が

保存されて XPS の画面へ戻ります。

12. [Address and Control] および [Data] の両方のピンに対して、 FPGA 出力ドライバーの強度を

SSTL [Class I] または [Class II] のいずれかに設定します。デフォルトの [Class II] を推奨しま

すが、一部のアプリケーションでは [Class I] の方がシグナルインテグリティが向上する場合が

あります。

MIG ツールは、複数のFPGA 入力終端オプションを提供します。基本的な 2 つの入力終端は次の

とおりです。

• 調整 (キャリブレーション) 済み入力終端

このオプションは、メモリインターフェイスピンから外部抵抗値の入力インピーダンスを一致

させるために MIG (または EDK) ツールで自動生成される Soft Calibration モジュールを使用

します。調整された入力終端によって、オンチップに正確な調整済み終端が提供されるため、シ

グナルインテグリティが大幅に向上し、その他の終端オプションにより使用コンポーネント数

が減少します。


図 1-30 : FPGA のオプションページ


図 1-31 : FPGA 出力ドライバー強度の設定

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Soft Calibration モジュールは、MIG (または EDK) ツールで生成された 2 つの I/O ピン (RZQと ZIO) を使用して、入力終端の調整を行います。RZQ は、すべての MCB デザインで必要と

なるピンです。調整済み入力終端を使用するデザインの場合、目的とする入力インピーダンス

の 2 倍の値で RZQ ピンとグランド間に抵抗を接続する必要があります (例： 50W の入力終

端を達成するには 100Ω)。調整済み入力終端を使用しないデザインの場合は、RZQ を NC (未接続) のままにしてください。また、 RZQ ピンは、メモリインターフェイスピンと同じ I/Oバンク内に配置されている必要があります。

ZIO ピンは、キャリブレートされた入力終端を使用しているデザインでのみ必要であり、MCBバンク内の有効なパッケージピンの位置に割り当てられた (例 : ボンドされた I/O) 未接続ピン

(例 : いかなる PCB トレースにも接続されていない) となる必要があります。RZQ と ZIO ピン

のデフォルトロケーションは、 UCF ファイルで確認できます。調整済み入力終端の詳細は、

『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「キャリブレーション」セ

クションを参照してください。

メモ : デバイスを移行する必要がある場合 (例：同じパッケージタイプでデバイスサイズを変

更する)、選択された RZQ と ZIO の位置が、使用を予定しているすべてのデバイスのユーザー

I/O として利用可能である (ボンドされていない) ことを確認する必要があります。これらのピ

ンは、必要に応じて UCF ファイルを変更して移動させることができます。

• 未調整入力終端

このオプションは、 2 つの入力終端方法を提供します。

• [DQ/DQS] および [Address/Control] で 25W、50W、または 75W の値を選択することで、

FPGA はおおよそのオンダイ入力終端値を作成できます。

または

• 外部抵抗が提供されている場合は、これらの設定を [none] のままにできます。

いずれの場合においても、終端値を適化するためにスタティック (アクティブ) キャリブレー

ションは行われません。

13. 調整済み入力終端、あるいは未調整入力終端のいずれかを選択します。未調整入力終端を選択

した場合は、 [DQ/DQS] からピンを選択します。

MCB は、初期の DQ および DQS キャリブレーションプロセスを開始させるインターフェイスを

提供します (DQ/DQS キャリブレーションの詳細は、『Spartan-6 FPGA メモリコントローラユー

ザーガイド』 (UG388) の「キャリブレーション」セクションを参照)。これは、特にサスペンドモー

ド動作が必要なアプリケーションで重要となります。 MIG ツールは、キャリブレーションプロセ

ス中にユーザーアプリケーションデータが上書きされないようにするため、ユーザーが指定した

キャリブレーションメモリアドレスを予約できます。再キャリブレーションが要求されるとき、指

定された位置にトレーニングパターンが書き込まれ、 MIG ツールがキャリブレーションアドレス

空間を検証し、行バウンダリを超えていないかチェックしたり、ユーザーアプリケーションデー

タを保護するためにセーフガードを追加します。


図 1-32 : 入力終端方法の選択

UG416_c1_31_091409






14. 再キャリブレーションプロセス実行中に使用されるキャリブレーションメモリアドレスを選

択します。EDK フローの場合、これらの値はメモリの上位で自動設定されるため、このオプショ

ンは表示されません。

MIG ツールには、シミュレーション時間を短縮するため、ファンクションシミュレーション中に

初期キャリブレーションプロセスを省略するオプションがあります。

15. [Bypass Calibration] をオンにして、ファンクションシミュレーション中に初期キャリブレー

ションを省略します (EDK フローでは利用不可)。

MIG ツールでは、 ChipScope™ ツールデバッグ用のメモリデザインの設定プロセスがシンプルに

なります。必要に応じて、MIG ツールはユーザーデバッグ信号を上位デザインの ChipScope ツー

ルモジュールへポートマップできるため (EDK フローでは不可)、ChipScope によるユーザーイン

ターフェイスポートのトラフィックのモニタリングが可能になります (ChipScope ツールモジュールに接続されているユーザーインターフェイス信号の詳細は、第 3 章の「デバッグ信号」を参照)。デザインの PAR フォルダーにある ise_flow.bat バッチモードスクリプトを使用してメモリ

デザインがインプリメントされる場合は、 CORE Generator ソフトウェアが自動的に呼び出されて

ChipScope ツールモジュールを生成し (つまり NGC ファイルが生成され)、デバッグ信号のモニタ

リングを行います。デバッグオプションが選択されない場合は、デザインの上位モジュールでデ

バッグ信号を未接続のままにすると、 ChipScope ツールモジュールは生成されません。

16. [Debug Signals for Memory Controller] を [Enable] に設定し、ChipScope ツールを使用してデ

バッグ信号をモニタリングします。モニタリングが不要な場合は、このオプションを [Disable]に設定してください。 [Next] をクリックして、現在のプロジェクトの全オプションと設定のサ

マリページへ進みます。


図 1-33 : キャリブレーションメモリアドレスの設定


図 1-34 : ファンクションシミュレーション中にキャリブレーションを省略


図 1-35 : デバッグ信号制御の設定

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デザインサマリ

[Summary] ページ (EDK フローにはない) には、デザインパラメーター、インターフェイスパラ

メーター、CORE Generator ツールオプション、およびメモリインターフェイスデザインの FPGAオプションなどの詳細サマリが表示されます (図 1-36 参照)。

17. [Summary] ページですべての情報が正しいことを確認した後、 [Next] をクリックして

[Memory Model License] の契約ページへ進みます。


図 1-36 : [Summary] ページ

UG416_c1_35_091409




メモリモデルライセンス

MIG ツールは、 DDR、 DDR2、 DDR3、および LPDDR デバイスのシミュレーションをサポート

するためにベンダーメモリモデルを出力できます (EDK フローでは不可)。出力 SIM フォルダー

のモデルへアクセスするには、ユーザーがベンダーライセンス合意書に同意する必要があります。

ライセンス合意書に同意しない場合は、メモリモデルが生成されず、デザインをシミュレーション

できません。

18. ベンダーライセンス合意書を読み、[Accept License Agreement] のチェックボックスをオンに

して、デザインのメモリモデルを生成します。そして [Next] をクリックします。

PCB 情報

[PCB Information] ページでは、 MIG が生成したデザインの PCB デザインガイドラインを一覧で

きます。

19. [Next] をクリックして [Design Notes] ページへ進みます。

デザインノート

[Design Notes] ページには、メモリインターフェイスの作成に使用された特定 MIG リリースの詳

細情報があります。

20. [Generate] をクリックすると、指定したメモリインターフェイスソリューションのシミュレー

ションおよびインプリメンテーションで必要なすべてのデザインファイルが MIG ツールに

よって生成されます。

MIG ツールでは、 2 つの出力ディレクトリ (example_design と user_design) が生成されます。

完了

デザイン生成後、追加の情報を伴う [README] ページが表示されます。

21. [Close] をクリックして MIG ツールフローを完了します。


図 1-37 : ベンダーのメモリモデルライセンス合意書

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MIG のディレクトリ構造とファイルの説明

このセクションでは、MIG ツールのディレクトリ構造および出力ファイルについて詳しく説明し

ます。

出力ディレクトリの構造

MIG ツール (EDK フロー以外) は、 <component name> というフォルダー名の中にすべての出力

ディレクトリを配置します。 <component name> の場所は、 MCB デザイン作成フローの [MIGOutput Options] ページ (15 ページの手順 4) で指定しました。

図 1-38 に、メモリコントローラーデザインの出力ディレクトリ構造を示します。 <componentname> ディレクトリには、次の 3 つのフォルダーが作成されます。

• docs

• example_design

• user_design

メモ : EDK フローの場合、 MIG プロジェクトファイルおよびその関連ファイルは <EDK ProjectDirectory>/__xps/<Instance Name> 内に格納されており、XPS プロジェクトが構築されるときに再

生成されます。ピンの位置情報を含む MIG UCF ファイルは、 <EDK ProjectDirectory>/__xps/<Instance Name>/mig.ucf へ書き込まれ、ビルドプロセス時に <EDK ProjectDirectory>/implementation/<Instance Name>_wrapper/<Instance Name>.ucf にある EDK コアレベル UCF ファイルへ変換されます。これらのファイルはビルド中に再生成されますが、デバッグを

目的としてそれらを保持あるいは参照することは有用です。

ディレクトリおよびファイルの内容 (CORE Generator ツールフローのみ)

<component name>/docs

docs ディレクトリには、メモリデザインに関連する全 PDF 資料 (このユーザーガイドを含む) が含

まれています。

<component name>/example_design/

example_design ディレクトリには、トラフィックジェネレーターを含む完全な MIG デザイン例の

シミュレーションやインプリメンテーションに必要なすべての RTL、制約ファイル、スクリプト

ファイルがあります。デザイン例の詳細は、38 ページの「トラフィックジェネレーター付きの MIG


図 1-38 : ネイティブインターフェイスデザインの MIG ディレクトリ構造

UG416_c1_37_081610




デザイン例」を参照してください。オプションの ChipScope ツールモジュールも、このディレクト

リに含まれます。

<component name>/example_design/rtl

このディレクトリの rtl フォルダーには、 MIG で生成された上位ファイルが含まれます (表 1-1 参照)。

<component name>/example_design/rtl/traffic_gen

traffic_gen サブフォルダーには、トラフィックジェネレーター用の合成可能な HDL ファイルが含

まれます。表 1-2 では、このフォルダー内の全ファイルについて説明します。

表 1-1 : example_design/rtl/ ディレクトリにあるファイル

ファイル名説明

example_top.v MIG ツールが生成した上位ファイルです。

infrastructure.vメモリデザインで必要な Spartan-6 FPGA PLL とクロックネット

ワークリソースです。

memc_tb_top.v

Init Memory Control ブロックと Traffic Pattern Generator を含むテ

ストベンチスティミュラスモジュールです。すべてのポートが使用

されない場合でも、テストベンチ用に 6 つすべての MCB ポートをイ

ンスタンシエートできます。未使用のインターフェイスポートは無

視できます。

memc_wrapper.v

任意のメモリインターフェイスを作成するために必要な MCB やそ

の他の FPGA リソースを含む上位ラッパーファイルです。この

ファイルには、 MIG ツールの設定に関わらず、ネイティブインター

フェイスと AXI インターフェイスの両方のポートオプションが含

まれます。未使用インターフェイスのポートオプションは無視でき

ます。

表 1-2 : example_design/rtl/traffic_gen ディレクトリにあるファイル


a_fifo.v このモジュールは、 LUT RAM を使用した同期 FIFO です。

cmd_gen.vこのモジュールは、コマンドジェネレーターです。コマンド、ア

ドレスおよびバースト長の種類を個別に生成するように制御し

ます。

cmd_prbs_gen.vこのモジュールは、 PRBS ジェネレーターです。 PRBS コマン

ド、 PRBS アドレス、および PRBS バースト長を生成します。

data_prbs_gen.v PRBS データパターンを生成するための 32 ビット LFSR です。

init_mem_pattern_ctr.vトラフィックジェネレーター用のフロー制御ロジックを生成

します。

mcb_flow_control.vメモリコントローラーコアと cmd_gen、read_data_path および

write_data_path モジュール間のフロー制御ロジックを生成し

ます。

mcb_traffic_gen.v トラフィックジェネレーターの上位モジュールです。



UG416 (v1.3.1) 2010 年 10 月 18 日


<component name>/example_design/rtl/mcb_controller

このディレクトリには、 MCB 用のソフトキャリブレーションモジュールと下位ラッパーファイ

ルが含まれます。

メモ : AXI インターフェイスが有効な場合は、 AXI RTL ファイルを含む <componentname>/example_design/rtl/axi ディレクトリが追加されます。AXI インターフェイスの詳細は、第 2章「EDK フローの詳細」を参照してください。

<component name>/example_design/par

par フォルダーには、デザインのインプリメンテーションに必要な制約ファイルおよびスクリプト

ファイルが含まれます。表 1-3 では、このフォルダー内の全ファイルについて説明します。

注意 : 推奨ビルドオプション : component name ディレクリの par フォルダーにある

ise_flow.bat ファイルには、デザインで推奨されるビルドオプションが含まれています。この推

奨オプションに従わない場合は、予期しない結果が生成される可能性があります。

pipeline_inserter.v パイプラインステージの挿入に使用されるモジュールです。

rd_data_gen.vmcb_flow_control.v モジュールに対する読み出し信号および

Ready 信号のタイミングを制御します。

read_data_path.v 読み出しデータパスの上位モジュールです。

read_posted_fifo.vメモリコントローラーへ送信された読み出しコマンドを格納

するモジュールです。この FIFO 出力は、読み出しデータ比較に

対する予想データを生成します。

sp6_data_gen.v 異なるデータパターンを生成します。

wr_data_gen.vmcb_flow_control.v モジュールに対する読み出し信号および

Ready 信号のタイミングを制御します。

write_data_path.v 書き込みデータパスの上位モジュールです。

表 1-3 : example_design/par ディレクトリにあるファイル


example_top.ucf コアおよびデザイン例の UCF ファイルです。

create_ise.bat

ダブルクリックすると、 ISE プロジェクトが作成されます。生

成された ISE プロジェクトには、そのデザイン用の推奨される

ビルドオプションが含まれます。プロジェクトを GUI モード

で実行するには、ユーザーが ISE プロジェクトをダブルクリッ

クし、プロジェクト設定がすべて整った GUI モードで ISE プロジェクトが開きます。

ise_flow.bat

このスクリプトファイルは、合成、ビルド、マップ、配置配線

を実行します。必要なオプションをすべて設定します。デザイ

ンで推奨されるビルドオプションについては、このファイルを

参照してください。

表 1-2 : example_design/rtl/traffic_gen ディレクトリにあるファイル (続き)





<component name>/example_design/synth

synth フォルダーには、サンプルデザインを合成する際に必要なツール制約ファイルおよびスクリ

プトファイルが含まれます。表 1-4 では、このフォルダー内の全ファイルについて説明します。

<component name>/example_design/sim

sim フォルダーには、デザイン例をシミュレーションする際に必要なベンダーメモリモデルや上

位シミュレーションモデルなど、その他のファイルが含まれています。表 1-5 では、このフォル

ダー内の全ファイルについて説明します。

<component name>/user_design

user_design ディレクトリ構造には、一般的な FPGA アプリケーションへ統合する準備ができた

MCB ベースメモリインターフェイスのシミュレーションやインプリメンテーションで必要な

RTL、制約ファイル、およびスクリプトファイルがすべて含まれます。

<component name>/user_design/rtl

このディレクトリ内の rtl フォルダーには、表 1-6 で説明した MIG で生成された上位のデザイ

ンファイルが含まれます。

表 1-4 : example_design/synth ディレクトリにあるファイル


mem_interface_top_synp.sdcSynplify Pro 合成ツール用のデザイン制約が含ま

れています。

script_synp.tclこれらのスクリプトファイルは、さまざまなツー

ルオプションを設定します。

表 1-5 : example_design/sim ディレクトリにあるファイル


ddr<n>_model_c<x>.v DDR SDRAM メモリモデルです。

ddr<n>_model_parameters_c<x>.vDDR メモリモデルのパラメーター設定が含まれて

います。

sim.doサンプルデザインの ModelSim シミュレータスク

リプトファイルです。

sim.exeダブルクリックすると、 ModelSim シミュレータを

使用してデザインが自動的にシミュレーションされ

ます。

sim_tb_top.v シミュレーションの上位ファイルです。

表 1-6 : user_design/rtl ディレクトリにあるファイル


<component_name>.v専用メモリコントローラーブロックのカスタマイズされた上位

のラッパーファイルです。

infrastructure.vメモリデザインに必要な Spartan-6 FPGA PLL およびネットワーク

リソースです。

memc_wrapper.v任意のメモリインターフェイスを作成する際に必要な MCB やその

他の FPGA リソースを含む上位のラッパーファイルです。



UG416 (v1.3.1) 2010 年 10 月 18 日


メモ : AXI インターフェイスが有効な場合は、 AXI RTL ファイルを含む <componentname>/example_design/rtl/axi ディレクトリが追加されます。AXI インターフェイスの詳細は、第 2章「EDK フローの詳細」を参照してください。

<component name>/user_design/par

par フォルダーには、デザインのインプリメンテーションに必要な制約ファイルおよびスクリプト

ファイルが含まれます。表 1-7 では、このフォルダー内の全ファイルについて説明します。

注意 : 推奨ビルドオプション : component name ディレクリの par フォルダーにある

ise_flow.bat ファイルには、デザインで推奨されるビルドオプションが含まれています。この

推奨オプションに従わない場合は、予期しない結果が生成される可能性があります。

<component name>/user_design/synth

synth フォルダーには、ユーザーデザインを合成する際に必要なツール制約ファイルおよびスクリ

プトファイルが含まれています。表 1-8 では、このフォルダー内の全ファイルについて説明します。

<component name>/user_design/sim

sim フォルダーには、ユーザーデザインをシミュレーションする際に使用するベンダーメモリモデル、上位シミュレーションモジュール、およびその他に必要なファイルが含まれています。

表 1-9 では、このフォルダー内の全ファイルについて説明します。

表 1-7 : user_design/par ディレクトリにあるファイル


<component_name>.ucf コアおよびデザイン例の UCF ファイルです。

create_ise.bat

ダブルクリックすると、 ISE プロジェクトが作成されます。生

成された ISE プロジェクトには、そのデザイン用の推奨され

るビルドオプションが含まれます。プロジェクトを GUI モー

ドで実行するには、ユーザーが ISE プロジェクトをダブルク

リックし、プロジェクト設定がすべて整った GUI モードで

ISE プロジェクトが開きます。

ise_flow.bat

このスクリプトファイルは、合成、ビルド、マップ、配置配線

を実行します。必要なオプションをすべて設定します。デザイ

ンで推奨されるビルドオプションについては、このファイル

を参照してください。

表 1-8 : user_design/synth ディレクトリにあるファイル


mem_interface_top_synp.sdc Synplify Pro 合成ツール用のデザイン制約があります。

script_synp.tclこれらのスクリプトファイルは、さまざまなツールオプ

ションを設定します。




表 1-9 : user_design/sim ディレクトリにあるファイル


a_fifo.v LUT RAM を使用する同期 FIFO です。

cmd_gen.vコマンドジェネレーターを含むモジュールです。コマンド、アドレスおよび

バースト長の種類を個別に生成するように制御します。

cmd_prbs_gen.vPRBS ジェネレーターを含むモジュールです。 PRBS コマンド、 PRBS アド

レス、 PRBS バースト長を生成します。

data_prbs_gen.v PRBS データパターンを生成するための 32 ビット LFSR です。

ddr<n>_model_c<x>.v DDR SDRAM メモリモデルです。

ddr<n>_model_parameters_c<x>.vh DDR メモリモデルのパラメーター設定が含まれています。

init_mem_pattern_ctr.vトラフィックジェネレーター用のフロー制御ロジックを生成するファイルで

す。

mcb_flow_control.vメモリコントローラーコアと cmd_gen、 read_data_path および

write_data_path モジュール間のフロー制御ロジックを生成します。

mcb_traffic_gen.v トラフィックジェネレーターの上位です。

pipeline_inserter.v パイプラインステージの挿入に使用されるファイルです。

rd_data_gen.vmcb_flow_control.vモジュールに対する読み出し信号および Ready 信号の

タイミングを制御します。

read_data_path.v 読み出しデータパス用の上位ファイルです。

read_posted_fifo.vメモリコントローラーへ送信された読み出しコマンドを格納するモジュー

ルです。この FIFO 出力は、読み出しデータの比較に対して予期データを生

成します。

sim.do ユーザーデザイン用の ModelSim スクリプトファイルです。

sim.exeこの実行ファイルをダブルクリックすると、 ModelSim シミュレータを使用

してデザインを自動的にシミュレーションします。

sim_tb_top.v シミュレーションの上位ファイルです。

sp6_data_gen.v 異なるデータパターンを生成します。

wr_data_gen.vmcb_flow_control.v モジュールに対する読み出し信号および Ready 信号の

タイミングを制御します。

write_data_path.v 書き込みデータパスの上位ファイルです。



UG416 (v1.3.1) 2010 年 10 月 18 日


トラフィックジェネレーター付きの MIG デザイン例

(CORE Generator ツール、ネイティブインターフェイスのみ)

このセクションでは、MIG で生成されたデザイン例をシミュレーションおよびインプリメントする

方法について説明します。このデザインには、 MCB ベースのメモリインターフェイスのデモおよ

びテストを行うためのトラフィックジェネレーターが含まれています。デザイン例のインプリメン

テーションで生成されたビットストリームは、Spartan-6 FPGA SP601 または SP605 ハードウェア

評価ボードで使用して、 DDR2 や DDR3 インターフェイスそれぞれのデモを実行できます。

デザイン例には、図 1-39 に示すモジュールが含まれています。

• Spartan-6 FPGA MIG ラッパー： MIG ツールで生成される上位ラッパーファイルであり、

任意のメモリインターフェイスを作成する際に必要な MCB やその他のリソースが含まれて

います。

• TB_top ： Init Memory Control ブロックや Traffic Pattern Generator を含むテストベンチスティミュラスモジュールです。

• クロックインフラストラクチャ：メモリデザインで必要な Spartan-6 FPGA PLL およびク

ロックネットワークリソースが含まれています。


図 1-39 : 合成可能なトラフィックジェネレーターを含む MIG デザイン例

Example Design

UG416_c1_38_091409

TB_Top

Clock Infrastructure

Spartan-6 FPGA MIG Wrapper

Parameter:BEGIN_ADDR,END_ADDR,DATA_PATTERN,CMD_PATTERN

P0

P1

P2

P3

P4

P5

Command_Instr

Spartan-6FPGA

MemoryController

Block

Burst LengthUser_AddressCommand_Full

wr_fullwr_enwr_data

rd_enrd_datard_empty

Init MemoryControl

TrafficPattern

Generator

DDR Memory




トラフィックジェネレーターの動作

合成可能なテストベンチに含まれるトラフィックジェネレーターモジュールは、パラメーターを

変更してメモリデザインのさまざまなスティミュラスパターンを作成できます。このジェネレー

ターは、実際のトラフィックをモデル化する擬似ランダムデータストリームやデザインの完全性

を検証する反復的なテストパターンを生成可能です。

MIG ツールは、ユーザーインターフェイスの各イネーブルポートに個別のトラフィックジェネ

レーターを作成します。各トラフィックジェネレーターは、関連するポートのアドレス空間全体に

対してトラフィックパターンを作成できます。各ポートのデフォルトアドレス空間は、上位の

テストベンチファイル (tb_top.v) にある BEGIN_ADDRESS と END_ADDRESS パラメーター

を使用して MIG ツールによって割り当てられます。これらのパラメーターを使用して、ポートアドレス空間を変更する場合は、 46 ページの「デザイン例の変更」を参照してください。

テストベンチは、まず初に要求されたデータパターンでポートの全アドレス空間を初期化します

(データパターンのオプションについては、次のサブセクションで説明)。 Init Memory Control ブロックは、ポートアドレス空間の全アドレスを連続的に実行するようにトラフィックジェネレー

ターへ指示し、選択されたデータパターンで適切な値が判断されて、メモリデバイスの各ロケー

ションへ書き込まれます。デフォルトで、テストベンチはアドレスをデータパターンとして使用し

ます。

メモリの初期化完了後、トラフィックジェネレーターはユーザーインターフェイスポートのス

ティミュレートを開始し、メモリデバイスからまたはメモリデバイスへのトラフィックを生成し

ます。デフォルトで、トラフィックジェネレーターはポートへ擬似ランダムコマンドを送信しま

す。つまり、命令シーケンス (例 : R/W、 R、 W)、アドレス、およびバースト長は、テストベンチ

の PRBS ジェネレーターロジックで決定されます。アドレス空間やデータパターンと同様に、デ

フォルトの PRBS コマンドパターンは、46 ページの「デザイン例の変更」に従って変更できます。

メモリデバイスから返される読み出しデータは、ユーザーインターフェイスの読み出しデータ

ポートを介してトラフィックジェネレーターによってアクセスされ、内部生成された予想データと

比較されます。エラーが検出されると (つまり、読み出しデータと予想データが不一致)、エラー信

号がアサートされて、リードバックアドレス、リードバックデータ、および予想データが

error_status 出力にラッチされます。

各スティミュラスデータパターンについては、次のサブセクションで説明します。



UG416 (v1.3.1) 2010 年 10 月 18 日


データパターンとしてのアドレス (デフォルト )

このパターンは、各メモリアドレスにぞれぞれのアドレスを書き込みます。アドレスバス関連の

問題を検出するためのシンプルなテストです (図 1-40 参照)。


図 1-40 : DQ バス上のデータパターンとしてのアドレス

mcb_cmd_addr_o[29:0]

Write 5 words to byteaddress 0x440 with thebegin data the same asthe starting address

Read Command with burstlength of 10 to address 0x200is accepted to the MCB whenmcb_cmd_full is deasserted

Next UserWrite data toaddress 0x800

Write Command is accepted tothe MCB when FIFO full is deassertedfor the user write data words0x440, 0x444, 0x448, 0x44C, 0x450

mcb_cmd_instr_o[2:0]

mcb_cmd_bl_o[5:0]

mcb_cmd_en_o

mcb_cmd_full_i

mcb_wr_data_o[31:0]

mcb_wr_en

UG416_c1_39_091409

00000200

00000440 00000448

00000450

00000800

00000804

00000808

0000080C

00000810

00000814

0000

0000044C00000444

00000440

01

49




Hammer データパターン

このパターンは、同時スイッチング出力 (SSO) が発生しているメモリインターフェイスを強調し

ます (図 1-41 参照)。複数の出力ドライバーが同時にスイッチする場合、 PCB あるいはデバイス

パッケージ内で電圧降下やグランドバウンスを生じる可能性があります。


図 1-41 : DQ バス上の Hammer データパターン

mcbx_dram_addr[12:0]

mcbx_dram_ras_n

mcbx_dram_cas_n

mcbx_dram_we_n

mcbx_dram_dq[15:0]

mcbx_dram_dq[15]

mcbx_dram_dq[14]

mcbx_dram_dq[13]

mcbx_dram_dq[12]

mcbx_dram_dq[11]

mcbx_dram_dq[10]

mcbx_dram_dq[9]

mcbx_dram_dq[8]

mcbx_dram_dq[7]

mcbx_dram_dq[6]

mcbx_dram_dq[5]

mcbx_dram_dq[4]

mcbx_dram_dq[3]

mcbx_dram_dq[2]

mcbx_dram_dq[1]

mcbx_dram_dq[0]

mcbx_dram_dqs

UG416_c1_40_091409

0000 0000

0000zzzzzzzz

000 000 000 000 000 000000 00



UG416 (v1.3.1) 2010 年 10 月 18 日


Neighbor データパターン

このパターンは、あるサイクルにおいて 1 つの DQ ピンが Low を保持するという例外があります

が、それ以外は Hammer パターンと同じです (図 1-42 参照)。このパターンを使用して、別のピン

によって生成された SSO ピンが原因となる、スタティック I/O ピンのノイズカップリングレベル

を測定できます。


図 1-42 : DQ バス上の Neighbor データパターン

UG416_c1_41_091409

mcbx_dram_dqs

mcbx_dram_dq[15:0]

mcbx_dram_dq[15]

mcbx_dram_dq[14]

mcbx_dram_dq[13]

mcbx_dram_dq[12]

mcbx_dram_dq[11]

mcbx_dram_dq[10]

mcbx_dram_dq[9]

mcbx_dram_dq[8]

mcbx_dram_dq[7]

mcbx_dram_dq[6]

mcbx_dram_dq[5]

mcbx_dram_dq[4]

mcbx_dram_dq[3]

mcbx_dram_dq[2]

mcbx_dram_dq[1]

mcbx_dram_dq[0]

mcbx_dram_we_n

mcbx_dram_cas_n

mcbx_dram_ras_n

zzzzzzF 0 F 0 F 0 F 0 F 0 F 0 F 0 F 0 F 0 F 0 F 0 F 0 E 0 D 0 B 0 7 0




Walking 1 および Walking 0 データパターン

Walking 1 と Walking 0 パターン (図 1-43 および図 1-44 を参照) は、各メモリビットの位置を個

別に別のビットから1 や 0 へ確実に設定します。このテストによって、 PCB 上の DQ バスコネク

ティビティも確認できます。


図 1-43 : DQ バス上の Walking 1 データパターン

mcbx_dram_dq[15:0]

mcbx_dram_dq[15]

mcbx_dram_dq[14]

mcbx_dram_dq[13]

mcbx_dram_dq[12]

mcbx_dram_dq[11]

mcbx_dram_dq[10]

mcbx_dram_dq[9]

mcbx_dram_dq[8]

mcbx_dram_dq[7]

mcbx_dram_dq[6]

mcbx_dram_dq[5]

mcbx_dram_dq[4]

mcbx_dram_dq[3]

mcbx_dram_dq[2]

mcbx_dram_dq[1]

mcbx_dram_dq[0]

mcbx_dram_dqs

mcbx_dram_we_n

mcbx_dram_cas_n

mcbx_dram_ras_n

zzzzzzzz

UG416_c1_42_091409



UG416 (v1.3.1) 2010 年 10 月 18 日



図 1-44 : DQ バス上の Walking 0 データパターン

mcbx_dram_dq[15:0]

mcbx_dram_dq[15]

mcbx_dram_dq[14]

mcbx_dram_dq[13]

mcbx_dram_dq[12]

mcbx_dram_dq[11]

mcbx_dram_dq[10]

mcbx_dram_dq[9]

mcbx_dram_dq[8]

mcbx_dram_dq[7]

mcbx_dram_dq[6]

mcbx_dram_dq[5]

mcbx_dram_dq[4]

mcbx_dram_dq[3]

mcbx_dram_dq[2]

mcbx_dram_dq[1]

mcbx_dram_dq[0]

mcbx_dram_we_n

mcbx_dram_cas_n

mcbx_dram_ras_n

zzzzzzzz

UG416_c1_43_091409

mcbx_dram_dqs




PRBS データパターン

このパターンは PRBS データを作成します。各データバーストの開始アドレスは 32 ビット LFSR回路のシード (初期値) として使用され、実際のアプリケーションテストに近い形で、ランダムデー

タを含むバーストを生成します。

シミュレーションの設定

シミュレーションでは、トラフィックジェネレーターのユーザーポートには小さなアドレス範囲

が割り当てられ、システムがインストールされる物理メモリを制限した場合でのメモリオーバーフ

ローを回避します。ハードウェア検証を行う場合は、より大きなアドレス空間範囲用に example_topの HWTESTING パラメーターを手動で変更できます。

MCB デザインのシミュレーションの詳細は、『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「シミュレーション」セクションを参照してください。

ファンクションシミュレーション

MIG デザイン例やユーザーデザインをシミュレーションする場合は、ザイリンクスの unisim ライ

ブラリをコンパイルしてシミュレータにマップする必要があります。現在、 ISim と ModelSim のバージョン 6.4b またはそれ以降に対してのみ、 Spartan-6 FPGA MCB の暗号化されたモデルが提

供されています。

デザイン例と共に提供されている Traffic Generator テストベンチを使用して、生成されたメモリインターフェイスソリューションのインプリメンテーション前のファンクションシミュレーション

を実行できます。


図 1-45 : DQ バス上の PRBS データパターン

mcb_cmd_addr_o[29:0]

Write 11 random wordsto starting byte address0x480. 0x480 is the seedused in the LFSR forgenerating the random data.

Asserting WriteCommand toaddress 0x480.

mcb_cmd_instr_o[2:0]

mcb_cmd_bl_o[5:0]

mcb_cmd_en_o

mcb_cmd_full_i

mcb_wr_data_o[31:0]

mcb_wr_full_i

mcb_wr_en

MCB Controlleraccepted WriteCommand data.

UG416_c1_44_091409

00000200

CA492BD8 2924AE2F 492B8C62

925718C4

24AE314D

CA4930D8

A49

52495C5E94925775

00000480

01

1012

492571BD 2495C631

A492B8BC 924AE37A




UG416 (v1.3.1) 2010 年 10 月 18 日


シミュレーションの実行

1. 次のディレクトリへ移動します。

<project_dir>/<component_name>/example_design/sim/functional

2. 選択したシミュレーションツールとオペレーティングシステムに対応するスクリプトコマン

ドを実行します。

• Windows の場合

- ModelSim の場合はプロンプト画面に「sim.do」と入力します。

- ISim の場合はプロンプト画面に「isim」と入力します。

• Linux の場合

- ModelSim の場合はプロンプト画面に「source sim.do」と入力します。

- ISim の場合はプロンプト画面に「source isim.do」と入力します。

デザイン例のインプリメンテーション

MIG ツールは、デザイン例の par フォルダー内に ise_flow.bat スクリプトファイルを自動生成しま

す。このスクリプトファイルは、デザインの合成、変換、マップおよび配置配線を実行します。デ

ザインで推奨されるすべてのビルドオプションに関しては、このファイルを参照してください。

デザイン例の変更

MIG で生成されたデザイン例のテストベンチは、別のデータやコマンドパターンを実行するよう

に変更できます。このセクションでは、サンプルデザインに変更を加える際に注意すべきテストベ

ンチパラメーターおよび信号名について説明します。

最上位のパラメーター

上位のテストベンチファイル (tb_top.v) には変更可能なパラメーターがあり、トラフィックジェ

ネレーターの動作を変更できます。表 1-10 に、これらのパラメーターの説明およびデフォルト値を

示します。通常、ほとんどのデータパターンおよびアドレス空間パラメーターは変更可能ですが、

メモリや MCB コンフィギュレーションの特性など一部のパラメーターは固定されています。

トラフィックジェネレーターでインプリメントされたデータパターンを変更するも簡単な方法

は、 rtl ディレクトリ内の example_top.v ファイルを開いて、 Data Mode のローカルパラメーター

(例： C3_p0_DATA_MODE) を変更します。このパラメーターの 4 ビットコードは、 49 ページの

表 1-12 にある data_mode_i[3:0] 信号で定義されているバイナリ値を使用して変更できます。




表 1-10 : TB_TOP モジュールのパラメーター

パラメーターパラメーターの説明パラメーター値

BEGIN_ADDRESS メモリの開始アドレス

境界を設定

ポートアドレス空間の開始地点を定義します。この値の LSB [3:0]は無視されます。

DATA_PATTERN 生成されるデータパターンを設定

有効な設定は次のとおりです。

ADDR (デフォルト ) - アドレスはデータパターンとして使用さ

れます。

HAMMER - DQS の立ち上がりエッジでは DQ ピンがすべて 1 となり、 DQS の立ち下がりエッジでは DQ ピンがすべて 0 となります。

WALKING1 - Walking 1 が DQ ピンに現れ、開始位置 1 はアド

レス値によって異なります。

0 - Walking 0 が DQ ピンに現れ、開始位置 1 はアドレス値に

よって異なります。

NEIGHBOR - 1 つを除くすべての DQ ピンに Hammer パター

ンが現れ、そのアドレスが例外ピンの位置を指定します。

PRBS - 32 ステージの LFSR がランダムデータを生成し、開始

アドレスでシードされます。

DWIDTH MIG ツールがユーザー

データポート幅に基づ

いてデフォルト値を設

定

有効な設定は、 32、 64、および 128 ビットです。

END_ADDRESS メモリの終了アドレス

境界を設定

ポートアドレス空間の終点を定義します。この値の LSB [3:0] は無

視されます。

FAMILY ファミリの種類値は「SPARTAN6」です。

NUM_DQ_PINS 選択したメモリのデー

タ (DQ) ピン数に基づ

いて、 MIG ツールがデ

フォルト値を設定

有効な設定は、 4、 8、および 16 です。

PORT_MODE ポートコンフィギュ

レーション (双方向、書き込みのみ、

読み出しのみ) に基づい

て、 MIG ツールがデ

フォルト値を設定


BI_MODE - WRITE データパターンを生成し、比較用に READ データをモニタリングします。

WR_MODE - WRITE データパターンのみ生成します。ポート

用の比較ロジックは生成されません。

RD_MODE - ポートの READ コントロールロジックのみ生成sされます。



UG416 (v1.3.1) 2010 年 10 月 18 日


トラフィックジェネレーターのパラメーター

CMD_PATTERN は、Traffic Generator モジュール内で変更できます (表 1-11 参照)。このパラメー

ターは、通常の状況では変更すべきではないため、上位のテストベンチには含まれません。ただ

し、アドレス、バースト長、および命令値がブロック RAM から提供されているなど、特別な場合

にはデフォルト値に変更する必要があります (53 ページの「カスタムコマンドシーケンス」参照)。

PRBS_EADDR_MASK_POS 32 ビットの ANDMASK の位置を設定

PRBS アドレスジェネレーターと共に使用され、ポートアドレス

空間へランダムアドレスをシフトダウンします。

END_ADDRESS と PRBS アドレスの論理積を取って、マスクの 1を含むビット位置を求めます。

PRBS_SADDR_MASK_POS 32 ビットの OR MASKの位置を設定

ポートアドレス空間へランダムアドレスをシフトアップするた

めに PRBS アドレスジェネレーターと共に使用されます。

BEGIN_ADDRESS と PRBS アドレスの論理和を取って、マスク

の 1 を含むビット位置を求めます。

表 1-10 : TB_TOP モジュールのパラメーター (続き)

パラメーターパラメーターの説明パラメーター値

表 1-11 : Traffic Generator モジュールのパラメーター

パラメーター名パラメーターの説明パラメーター値

CMD_PATTERN 生成されるコマンドパターン回路を設定。大規

模デバイスの場合は、

CMD_PATTERN を

CGEN_ALL に設定可

能。生成される全サポー

トコマンド回路を有効

にする。ただし、一部の

小規模デバイスの場合

は、リソースが限られて

いるため、特定のコマン

ドパターンに制限する

必要がある。


CGEN_FIXED - アドレス、バースト長、命令

は、 fixed_addr_i、 fixed_bl_i、 fixed_instr_i 入力から直接取り込まれます。

CGEN_SEQUENTIAL - アドレスは連続的に

インクリメントされ、インクリメントはデー

タポートサイズによって決定されます。

CGEN_BRAM - アドレス、バースト長、命令

は、 bram_cmd_i 入力から直接取り込まれます。

CGEN_PRBS - 32 ステージの LFSR が疑似ラ

ンダムアドレス、バースト長、および命令

シーケンスを生成します。シードは、 32 ビッ

トの cmd_seed 入力で設定できます。

CGEN_ALL (デフォルト ) - 上記オプションす

べてを有効にし、 ddr_mode_i、 instr_mode_i、および bl_mode_i でランタイム中の生成タイ

プが選択可能になります。




トラフィックジェネレーターの信号説明

表 1-12 では、すべてのトラフィックジェネレーターの信号を説明しています。デザイン例では、

デフォルトテストフローを実行するために、 Init Memory Control ブロックがこれらの信号のほと

んどを制御します (例：データパターンでメモリを初期化し、疑似ランダムコマンドパターンを

生成してトラフィックの実行を開始する)。これらの信号を制御するデザインに変更を加える場合

は、それらの動作を熟知している必要があります。

表 1-12 : トラフィックジェネレーターの信号説明

信号名方向説明

addr_mode_i[1:0] 入力


00 : ブロック RAM アドレスモード - アドレスは bram_cmd_i 入力バスか

ら提供されます。

01 : FIXED アドレスモード - アドレスは fixed_addr_i 入力バスから提供

されます。

10 : PRBS アドレスモード (デフォルト ) - アドレスは 32 ビットの内部 LFSR 回路から生成されます。 cmd_seed 入力バスを使用して、シードを

変更できます。

11 : SEQUENTIAL アドレスモード - アドレスは、内部アドレスカウン

ターから生成されます。ユーザーインターフェイスポート幅によって増

加分が決定します。

bl_mode_i[1:0] 入力


00 : ブロック RAM バーストモード - バースト長は、 bram_cmd_i 入力バ

スから提供されます。

01 : FIXED バーストモード - バースト長は、 fixed_instr_i 入力バスから

提供されます。

10 : PRBS バーストモード (デフォルト ) - バースト長は 16 ビットの内部 LFSR 回路から生成されます。シードは、パラメーターセクションでのみ

変更可能です。

bram_cmd_i[38:0] 入力ブロック RAM インターフェイスポート {BL、 INSTR、ADDRESS} が含ま

れます。

bram_rdy_o 出力この出力は、トラフィックジェネレーターが bram_cmd_i バスからの入力信

号を受信する準備が整っていることを示します。

bram_valid_i 入力ブロック RAM インターフェイスでは、 bram_cmd_i バスは、 bram_valid_iと bram_rdy_o の両方がアサートされている場合に受信します。

clk_i 入力クロック入力信号です。

cmd_seed_i[31:0] 入力コマンド PRBS ジェネレーターのシードを示します。

counts_rst 入力この信号がアサートされると、 wr_data_counts と rd_data_counts が 0 にリ

セットされます。



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data_mode_i[3:0] 入力


0000 : 予約済み

0001 : FIXED データモード - データは fixed_data_i 入力バスから提供さ

れます。

0010 : DGEN_ADDR (デフォルト ) - アドレスはデータパターンとして使

用されます。

0011 : DGEN_HAMMER - DQS の立ち上がりエッジでは DQ ピンがすべ

て 1 となり、 DQS の立ち下がりエッジでは DQ ピンがすべて 0 となりま

す。このオプションは、 DATA_PATTERN = DGEN_HAMMER または DGEN_ALL の場合のみ有効です。

0100 : DGEN_NEIGHBOR - 1 つのピンを除いて、 DQS の立ち上がりで

は、 DQ ピンにすべて 1 が現れます。アドレスが、その例外ピン位置を決

定します。このオプションは、DATA_PATTERN = DGEN_ADDR または DGEN_ALL の場合のみ有効です。

0101 : DGEN_WALKING1 - DQ ピンに Walking 1 が現れます。開始位置 1 は、アドレス値に依存します。このオプションは、 DATA_PATTERN = DGEN_WALKING または DGEN_ALL の場合のみ有効です。

0110 : DGEN_WALKING0 - DQ ピンに Walking 0 が現れます。開始位置 0 は、アドレス値に依存します。このオプションは、 DATA_PATTERN = DGEN_WALKING0 または DGEN_ALL の場合のみ有効です。

0111 : DGEN_PRBS - 32 ステージの LFSR がランダムデータを生成し、

開始アドレスでシードされています。このオプションは、

DATA_PATTERN = DGEN_PRBS または DGEN_ALL の場合のみ有効で

す。

data_seed_i[31:0] 入力データ PRBS ジェネレーターのシードを示します。

end_addr_i[31:0] 入力ポートアドレス空間の終点を定義します。 LSB [3:0] は無視されます。

error 出力リードバックデータが予期する値と異なる場合に、アサートされます。

error_status[n:0] 出力

この信号がアサートされると、次の値をラッチします。

[31:0] : 読み出し開始アドレス

[37:32] : 読み出しバースト長

[39:38] : 予約済み

[40] : mcb_cmd_full

[41] : mcb_wr_full

[42] : mcb_rd_empty

[64 + (DWIDTH - 1):64] : expected_cmp_data

[64 + (2*DWIDTH - 1):64 + DWIDTH] : read_data

fixed_addr_i[31:0] 入力 32 ビットの固定アドレス入力バスです。

fixed_bl_i[5:0] 入力 6 ビットの固定バースト長入力バスです。

表 1-12 : トラフィックジェネレーターの信号説明 (続き)





fixed_data_i[31:0] 入力 32 ビットの固定データ入力バスです。

fixed_instr_i[2:0] 入力 3 ビットの固定命令入力バスです。

instr_mode_i[3:0] 入力


0000 : ブロック RAM 命令モード - 命令は bram_cmd_i 入力バスから提供

されます。

0001 : FIXED 命令モード - 命令は fixed_instr_i 入力バスから提供されま

す。

0010 : W/R 命令モード (デフォルト ) - 疑似ランダム WRITE および READ 命令シーケンスを生成します。

0011 : WP/RP 命令モード - 疑似ランダム WRITE プリチャージおよび READ プリチャージ命令シーケンスを生成します。

0100 : W/WP/R/RP - 疑似ランダム WRITE、 WRITE プリチャージ、

READ、および READ プリチャージ命令シーケンスを生成します。

0101 : W/WP/R/RP/RF - 疑似ランダム WRITE、 WRITE プリチャージ、

READ、 READ プリチャージ、および REFRESH 命令シーケンスを生成

します。

mcb_cmd_addr_o[29:0] 出力 MCB のコマンドポートインターフェイスです。

mcb_cmd_bl_o[5:0] 出力 MCB のコマンドポートインターフェイスです。

mcb_cmd_en_o 出力 MCB のコマンドポートインターフェイスです。

mcb_cmd_full_i 入力 MCB のコマンドポートインターフェイスです。

mcb_cmd_instr_[2:0] 出力 MCB のコマンドポートインターフェイスです。

mcb_rd_data_i[DWIDTH-1:0] 入力 MCB のデータポートインターフェイスです。

mcb_rd_empty_i 入力 MCB のデータポートインターフェイスです。

mcb_rd_en_o 入力 MCB のデータポートインターフェイスです。

mcb_wr_data_o[DWIDTH-1:0] 出力 MCB のデータポートインターフェイスです。

mcb_wr_en_o 出力 MCB のデータポートインターフェイスです。

mcb_wr_full_i 入力 MCB のデータポートインターフェイスです。

mode_load_i 入力

この信号がアサート (High) されると、 addr_mode_i、 instr_mode_i、bl_mode_i、および data_mode_i の値がラッチされて、次のトラフィックパターンは新しい設定に基づきます。

rd_data_counts[47:0] 出力MCB の読み出しデータポートからデータが読み出されると、このバスの値が

インクリメントされます。

rst_i 入力リセット入力信号です。

run_traffic_i 入力

この信号がアサート (High) されると、トラフィックジェネレーターがコマン

ドおよびデータパターンを生成開始します。この信号は、 mode_load_i がア

サートされていない場合のみアサートされるものです。





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ポートアドレス空間の変更

ポートのアドレス空間は、上位テストベンチファイルにある BEGIN_ADDRESS および

END_ADDRESS パラメーターを使用して容易に変更できます。これらの 2 つの値は、ポートデー

タ幅に揃うように設定する必要があります。デフォルト PRBS アドレスモードでは、追加で 2 つのパラメーター (PRBS_SADDR_MASK_POS および PRBS_EADDR_MASK_POS) が使用され、

範囲外のアドレスがポートへ送信されないようになっています。

PRBS_SADDR_MASK_POS パラメーターは、 BEGIN_ADDRESS 以下の PRBS が生成したアド

レスを有効なポートアドレス空間にシフトアップする OR マスクを作成します。この値は、

BEGIN_ADDRESS パラメーターと同じ 32 ビット値である必要があります。

PRBS_EADDR_MASK_POS パラメーターは、 END_ADDRESS 以上の PRBS が生成したアドレ

スを有効なポートアドレス空間にシフトダウンする AND マスクを作成します。この値は 32 ビッ

ト値となり、END_ADDRESS の MSB アドレスビットより上にあるすべてのビットは 1 に設定さ

れ、その他のビットはすべて 0 に設定されます。表 1-13 に、 2 つのマスクパラメーターの設定例

を示します。

start_addr_i[31:0] 入力ポートアドレス空間の開始地点を定義します。 LSB [3:0] は無視されます。

wr_data_counts[47:0] 出力MCB の書き込みデータポートへデータが送られると、この出力値がインクリ

メントされます。



表 1-13 : アドレス空間および PRBS マスクの設定例

SADDR EADDR PRBS_SADDR_MASK_POS PRBS_EADDR_MASK_POS

0x1000 0xFFFF 0x00001000 0xFFFF0000

0x2000 0xFFFF 0x00002000 0xFFFF0000

0x3000 0xFFFF 0x00003000 0xFFFF0000

0x4000 0xFFFF 0x00004000 0xFFFF0000

0x5000 0xFFFF 0x00005000 0xFFFF0000

0x2000 0x1FFF 0x00002000 0xFFFFE000

0x2000 0x2FFF 0x00002000 0xFFFFD000

0x2000 0x3FFF 0x00002000 0xFFFFC000

0x2000 0x4FFF 0x00002000 0xFFFF8000

0x2000 0x5FFF 0x00002000 0xFFFF8000

0x2000 0x6FFF 0x00002000 0xFFFF8000

0x2000 0x7FFF 0x00002000 0xFFFF8000

0x2000 0x8FFF 0x00002000 0xFFFF0000

0x2000 0x9FFF 0x00002000 0xFFFF0000

0x2000 0xAFFF 0x00002000 0xFFFF0000

0x2000 0xBFFF 0x00002000 0xFFFF0000

0x2000 0xCFFF 0x00002000 0xFFFF0000

0x2000 0xDFFF 0x00002000 0xFFFF0000




カスタムコマンドシーケンス

トラフィックジェネレーターは、bram_cmd_i 入力バスを介してブロック RAM から直接アドレス、

命令、およびバースト長を読み出すことで、ユーザーインターフェイスポートへカスタムコマン

ドシーケンスを送信できます。この動作モードの場合は、 Traffic Generator モジュールの

CMD_PATTERN パラメーターを CGEN_ALL (デフォルト ) または CGEN_BRAM に設定する必

要があります。 CGEN_ALL の場合、 addr_mode_i、 instr_mode_i、および bl_mode_i 入力を、そ

れぞれのブロック RAM 値に設定する必要があります。

bram_cmd_i 入力バスは、次に示すようにバースト長、命令、およびアドレス値の組み合わせとな

ります。

bram_cmd_i[38:0] = {BL[5:0], INSTR[2:0], ADDRESS[29:2]}

アドレスビット [1:0] および [31:30] には 0 が入ります。bram_valid_i と bram_rdy_o の両方がア

サート (High) されると、トラフィックジェネレーターは bram_cmd_i の値を受信します。

traffic_gen モジュールのコマンドパターン (instr_mode_i、 addr_mode_i、 bl_mode_i ) は、個別に

設定できます。提供されている init_mem_pattern_ctr モジュールには、 ChipScope ツールの VIOを使用してリアルタイムにコマンドパターンを変更できるインターフェイスがあります。コマンド

パターンの変更手順は次のとおりです。

1. vio_modify_enable を 1 に設定します。

2. vio_addr_mode_value を次のように設定します。

0 : bram アドレス入力

1 : fixed_address

2 : prbs アドレス

3 : シーケンシャルアドレス

3. vio_bl_mode_value を次のように設定します。

0 : bram bl 入力

1 : fixed bl

2 : prbs bl (bl_mode の値が 2 の場合、 addr_mode の値は必ず 2 となる)

4. vio_fixed_bl_value を 1 ～ 64 に設定します。

メモリ初期化およびトラフィックテストフロー

電源投入後、 Init Memory Control ブロックはトラフィックジェネレーターに対して、選択された

データパターンでメモリを初期化するよう命令し、メモリの初期化プロセスが開始します。

メモリの初期化

1. data_mode_i 入力が設定され、データパターン (例： data_mode_i[3:0] = 0010、アドレスがデー

タパターンとして使用される) が選択される

2. start_addr_i 入力が設定され、下位アドレス境界が定義される

3. end_addr_i 入力が設定され、上位アドレス境界が定義される

0x2000 0xEFFF 0x00002000 0xFFFF0000

0x2000 0xFFFF 0x00002000 0xFFFF0000

表 1-13 : アドレス空間および PRBS マスクの設定例 (続き)

SADDR EADDR PRBS_SADDR_MASK_POS PRBS_EADDR_MASK_POS



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4. bl_mode_i が 01 に設定され、 fixed_bl_i 入力からバースト長が取得される

5. fixed_bl_i 入力が 16 または 32 のいずれかに設定される

6. instr_mode_i が 0001 に設定され、 fixed_instr_i 入力から命令が取得される

7. fixed_instr_i 入力がメモリデバイスの WR コマンド値に設定される

8. addr_mode_i が 11 に設定され、シーケンシャルモードでメモリ空間を満たす

9. mode_load_i が 1 クロックサイクル間アサートされる

メモリ空間が選択されたデータパターンで初期化された後、 Init Memory Control ブロックはトラ

フィックジェネレーターへトラフィックテストフローを実行するように命令します (デフォルト

で addr_mode_i、 instr_mode_i、および bl_mode_i 入力は PRBS モードを選択するように設定され

ている)。

トラフィックテストフロー

1. addr_mode_i 入力が任意のモードに設定される (デフォルトは PRBS)

2. cmd_seed_i および data_seed_i の入力値が、内部 PRBS ジェネレーター用に設定される (この

手順は、ほかのパターンでは不要)

3. instr_mode_i 入力が任意のモードに設定される (デフォルトは PRBS)

4. bl_mode_i 入力が任意のモードに設定される (デフォルトは PRBS)

5. data_mode_i 入力には、「メモリの初期化」で説明されているメモリパターンの初期化ステージ

と同じ値が入る

6. run_traffic_i 入力がアサートされてトラフィックの実行が開始する

7. テスト中にエラーが生じた場合 (例：読み出しデータが予期値と一致しない) は、エラービット

が設定され、リセットされるまで保持される

8. エラー発生時、 error_status バスが 49 ページの表 1-12 で定義されている値をラッチする

デザイン例を一部修正すれば、run_traffic_i がディアサートされているときに動的に addr_mode_i、instr_mode_i、あるいは bl_mode_i を変更できます。ただし、設定変更後は、適切なパターンがメ

モリ空間にロードされるようにメモリの初期化手順を再度行う必要があります。



第 2 章

EDK フローの詳細

この章では、 Xilinx® Platform Studio (XPS) で利用可能な MIG ツールの使用方法について説明し

ます。この章は、次のセクションに分かれています。

• 「EDK の概要」

• 「AXI Spartan-6 FPGA DDRx メモリコントローラー」

EDK の概要

エンベデッド開発キット (EDK) は、CORE Generator™インターフェイスの MIG ツールフローの

場合とは別の RTL パッケージを提供します。 XPS IP カタログには、 MIG ツールで提供されるも

のと同じ RTL の IP コア axi_s6_ddrx が含まれます。異なる点は、エンベデッドプロセッサベー

スのシステムでの使用に適な EDK pcore として RTL がパッケージ化されていることです。

axi_s6_ddrx pcore は、有効な各ポートに対してのみ AXI4 スレーブインターフェイスを提供しま

す。ネイティブ MCB ポートが必要な場合は、代替手段として EDK で提供されるマルチポートメモリコントローラー (MPMC) を参照してください。

axi_s6_ddrx IP は、 CORE Generator ツールと同じ MIG ツールを使用してコンフィギュレーショ

ンされています。GUI フローは、第 1 章「MIG の概要」で説明したものと同じです。ただし、MIGツールは UCF/RTL を生成する代わりに、 XPS MHS ファイルで RTL のパラメーターを設定しま

す。これらのパラメーターから、 platgen 実行中に pcore が適切な制約を生成できるようになりま

す。 pcore はシステム内の唯一のコンポーネントであるため、クロック / リセット構造も XPS で設

定する必要があります (CORE Generator RTL では自動生成)。 IP がコンフィギュレートされ、ポー

ト接続が完了した後は、ビットストリームの生成やシミュレーションの実行など、その他すべての

IP 管理を XPS が実行することになります。 EDK および XPS の詳細は、『EDK コンセプト、ツー

ル、テクニック』 (UG683) および『エンベデッドシステムツールリファレンスガイド』 (UG111)を参照してください。

axi_s6_ddrx メモリコントローラーをも簡単に使用する方法は、 XPS のベースシステムビル

ダー (BSB) を用いることです。 BSB はさまざまなオプションを通して、エンベデッドプロジェク

ト全体にオプションの axi_s6_ddrx メモリコントローラーを適用するようガイドします。メモリコントローラーを選択すると、 SP601 や SP605 ボードなど特定のリファレンスボード用にコンフィ

ギュレーション、接続、およびテスト済みの axi_s6_ddrx コントローラーが提供されます。

AXI Spartan-6 FPGA DDRx メモリコントローラー

Advanced eXtensible Interface (AXI) Spartan®-6 FPGA DDRx メモリコントローラーコアは、

LPDDR SDRAM/DDR/DDR2/DDR3 外部メモリに対して高性能でマルチポートを使用する AXI4フロントエンド接続を提供します。このコアは、メモリコントロールブロック (MCB) プリミティ

ブを使用して、スレーブインターフェイスを使用するために MCB ネイティブインターフェイス

を適合させます。また、このコアは Spartan-6 FPGA MCB コアの全機能を提供します。


http://japan.xilinx.com/support/documentation/sw_manuals/xilinx11/est_rm.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/xilinx12_2/edk_ctt.pdf


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第 2 章 : EDK フローの詳細

機能の概要

MCB の機能に加えて、次のような AXI 機能があります。

• 読み取り専用/書き込み専用モードをサポート

• AXI4 INCR/WRAP トランザクションをサポート

• ポート間の書き込みのコヒーレンシ (一貫性) を保証するモードをサポート

• トランザクションの順序付けを行わない

• ラウンドロビン式の読み出し /書き込みアービトレーション

• リトルエンディアン形式の AXI4 スレーブインターフェイス

• AXI4 スレーブ準拠のメモリインターフェイス (1 ～ 6 つ)

• Spartan-6 FPGA MCB コントローラーポートインターフェイスに対して 1:1 のクロックレー

トで動作する AXI スレーブインターフェイス (メモリと非同期にできる)

• AXI4 スレーブインターフェイスデータ幅 (32、 64、または 128 ビット )。 AXI4 データ幅は、

MCB ネイティブデータ幅より大きくならない

• MCB がサポートするメモリをすべてサポート (LPDDR、 DDR、 DDR2、および DDR3)

• 大 256 データビートまでの AXI4 ロングバーストをサポート

機能の説明および AXI プロトコルのサポート

このセクションでは、AXI Spartan-6 FPGA DDRx メモリコントローラーがどのように AXI4 仕様

を解釈し、サポートするかについて説明します。メモリコントローラーに関する AXI4 の仕様の解

釈は、パフォーマンス、サイズ、複雑性のバランスを保つというザイリンクスデザインの規則に沿

うものです。

インターフェイス幅

AXI の読み出しおよび書き込みデータ幅は 32、64、または 128 のいずれかに設定でき、MCB デー

タ幅と同じ必要があります。 MCB データ幅は、 MCB のコンフィギュレーションに基づいて、 32、64、または 128 のいずれかになります。

インターフェイスクロック

すべての AXI インターフェイスチャネルは、 MCB コントローラーポートと同じクロックドメイ

ンを使用します。このクロックはメモリと非同期であるため、任意の値に設定できます。クロック

変換は不要であり、 AXI Spartan-6 FPGA DDRx メモリコントローラーには提供されません。すべ

ての MCB チャネルのクロックは同一周波数で動作します。

アドレス幅

アドレス幅は、必要なシステムアドレスバス幅をサポートするようにパラメーター設定する必要

があります。システムアドレスバスがメモリサイズより広く定義された場合、アドレス空間でメ

モリをエリアス/ラップできます。 MCB インターフェイスは、大 30 ビットまでのアドレス幅を

サポートします。 AXI アドレスの MSB は必要に応じて削除されます。 EDK との互換性を踏まえ

た場合は、 32 ビットのアドレス幅を使用します。ベースおよびハイアドレスで指定したアドレス

範囲がメモリサイズより小さい場合でもアドレスはラップします。




読み取り専用または書き込み専用の AXI ポート

各 AXI インターフェイスは、双方向の MCB ポートへ接続されている場合であっても、読み取り専

用または書き込み専用として構成できます。これにより、双方向データフローが必要でない場合に

は、ロジックの適化が可能です。単一方向の MCB ポートへ接続されている場合は、読み取り専

用または書き込み専用の AXI ポートが必要です。読み取り専用/書き込み専用モードに構成された

場合は、不要な読み出し /書き込みアービトレーションロジックやデータパスロジックが削除され

ます。 MCB ポートが元々双方向ポートの場合は、 MIG GUI やソース RTL を使用し、読み取り専

用または書き込み専用の AXI インターフェイスを選択することで、 FPGA リソースを節約できま

す。

リセット

AXI インターフェイスには、コア全体をリセットして既知の状態に初期化する、アクティブ Lowの同期リセット信号があります。リセットが生じると、コントローラーの再キャリブレーションを

含むすべてのリセット動作が実行されます。

バースト

次の規則が適用されます。

• AXI Spartan-6 FPGA DDRx メモリコントローラーは、 INCR および WRAP バーストをサ

ポートします (AXI の INCR バーストの場合は大 256 データビートまでサポート )。

• FIXED バーストは AXI インターフェイスを中断しませんが、メモリコントローラーに対し

て論理的意味を持ちません。FIXED バーストコマンドは簡潔にするために、結果的に INCRコマンドとなります。エラーフラグはありません。

• 小 1 バイト幅のバーストサイズをサポートします。 MCB ポートコントローラーデータ

パスのネイティブデータ幅より小さいバーストサイズは、サブサイズ転送または「ナロー

(狭い)」転送と呼ばれます。サブサイズバーストはサポートされていますが、 AXI プロト

コルで適切なバイトレーンでデータを循環させるよう定められていることに注意してくだ

さい。ナローバーストのサポートは条件付きです。システムにナローバーストを生成する

マスターがない場合は、ナローバーストのサポートを削除することで、大幅なロジック節

約が可能となります。これは、C_S<Port_Num>_AXI_SUPPORTS_NARROW_BURSTパラメーターで管理できます。

• AXI Spartan-6 FPGADDRx メモリコントローラーでは、AXI4 仕様で定義されているとおり、

4KB アドレス境界を超えるバーストは想定されていません。ただし、 4KB 境界を超えるバー

ストが生じてもインターフェイスは中断されず、メモリコンテンツでは動作が不定のトランザ

クションが生じます。

キャッシュビット

次の規則が適用されます。

• AXI Spartan-6 FPGA DDRx メモリコントローラーは、ブリッジング、推論的なプリフェッ

チ、あるいは L2 キャッシング機能をインプリメントしないため、すべての CACHE ビットを

無視し、 00000 として扱うことができます。

• AXI Spartan-6 FPGA DDRx メモリコントローラーは、B レスポンスを待つマスターのレイテ

ンシを削減するため、 AXI の順序規則に違反せずに、できるだけ迅速に B レスポンスを返す

ようにします。

• AXI Spartan-6 FPGA DDRx メモリコントローラーは、マルチポート接続されたハードメモ

リコントローラーへ接続されているため、メモリへの書き込みが完了するまで、 B レスポンス

を発行できません。 B レスポンスは、同じメモリ位置へアクセスする別の MCB ポートでのほ



UG416 (v1.3.1) 2010 年 10 月 18 日


かの書き込みまたは読み出しが、現在の書き込みトランザクションより先に完了しないように

する必要があります。パラメーター C_S<Port_Num>_AXI_STRICT_COHERENCY を 0 に設

定して書き込みコヒーレンシを緩和することにより、そのポートに対してトランザクションが

完了したことがわかっている場合、 B レスポンスが遅延する代わりに早く返されて、すべての

ポートで書き込みが完了するよう保証します。

保護ビット

AXI Spartan-6 FPGA DDRx メモリコントローラーは、 AXI PROT ビットを無視するため、すべ

てのトランザクションは正常で、安全性が保証されていないアクセスとして認識されます。

排他的アクセス

現在、この IP は排他的アクセスをサポートしていません。

応答信号

AXI Spartan-6 FPGA DDRx メモリコントローラーは、常に OKAY 応答を生成します。

ID、スレッド、リオーダリング

MCB インターフェイスはリニアであるため、ブリッジでリオーダリングやスレッドは実装されま

せん。トランザクションは正確に受信順で返されます。

読み出し /書き込み受け入れの深さ

読み出し受け入れの深さは 5 つの Outstanding トランザクションとなり、書き込み受け入れの深さ

は 4 つの Outstanding トランザクションです。

読み出し /書き込みアービトレーション

AXI には、読み出しチャネルと書き込みチャネルが個別にあります。外部メモリには、アドレス

バスが 1 つしかありません。したがって、 AXI Spartan-6 FPGA DDRx メモリコントローラーは、

同時に生じた読み出し要求と書き込み要求を調整して、メモリに対してどの要求を実行するかを決

定しなければなりません。読み出し要求や書き込み要求のアービトレーションアルゴリズムは、ラ

ウンドロビン式です。

エンディアン

AXI Spartan-6 FPGA DDRx メモリコントローラーは、リトルエンディアンのみです。

リージョンビット

AXI Spartan-6 FPGA DDRx メモリコントローラーは、 REGION ビットを利用する必要がないた

め、この信号は無視できます。

低電力インターフェイス

AXI Spartan-6 FPGA DDRx メモリコントローラーは、低消費電力インターフェイスをサポートし

ていません。

制限

AXI Spartan-6 FPGA DDRx メモリコントローラーは、 QoS をサポートしていません。




最上位のパラメーター

表 2-1 に、 AXI Spartan-6 FPGA DDRx メモリコントローラーで使用される AXI パラメーターを

示します。 <Port_Num> は 1 ～ 6 です。その他のパラメーターの詳細は『Spartan-6 FPGA メモリ

コントローラー』 (UG388) を参照してください。

表 2-1 : AXI のポート別、最上位パラメーター

パラメーター名デフォル

ト値

形式

(範囲)説明

C_S<Port_Num>_AXI_ENABLE 0 整数 (0、 1)

AXI/MCB ポートを有効にします。

C_S<Port_Num>_AXI_ADDR_WIDTH 32 整数 (32)

すべての ADDR 信号の幅を示します。

C_S<Port_Num>_AXI_DATA_WIDTH 32 整数 (32、 64、

128)

AXI の WDATA および RDATA 信号

の幅を示します。

C_S<Port_Num>_AXI_ENABLE_AP 0 整数 (0、 1)

メモリコントローラーへ送信される

各トランザクションのオートプリ

チャージを有効にします。

C_S<Port_Num>_AXI_ID_WIDTH 4 整数 (1-16)

すべてのチャネルの全 ID 信号の幅を

示します。

C_S<Port_Num>_AXI_PROTOCOL AXI4 文字 (AXI3、AXI4)

AXI プロトコルを指定します。

C_S<Port_Num>_AXI_REG_EN0 0x00000 16 進数予約済み

C_S<Port_Num>_AXI_REG_EN1 0x01000 16 進数予約済み

C_S<Port_Num>_AXI_STRICT_COHERENCY 1 整数 (0、 1)

メモリに対して書き込みが完了する

まで B チャネル応答信号を遅延させ

ます。異なるポート間で同じアドレス

へアクセスする際に必要です。

C_S<Port_Num>_AXI_SUPPORTS_NARROW_BURST 1 整数 (0、 1)

MCB でナロー転送をサポートする

ロジックを有効にします。 AXI/MCBネイティブデータ幅より小さいトラ

ンザクションをスレーブが受信する

場合に必要となります。

C_S<Port_Num>_AXI_SUPPORTS_READ 1 整数 (0、 1)

AXI AR/R チャネルを使用するか否

かを示します。

C_S<Port_Num>_AXI_SUPPORTS_WRITE 1 整数 (0、 1)

AXI AW/W/B チャネルを使用するか

否かを示します。

http://japan.xilinx.com/support/documentation/spartan-6_user_guides.htm



UG416 (v1.3.1) 2010 年 10 月 18 日


ポートおよび I/O 信号

表 2-2 に、 AXI Spartan-6 FPGA DDRx メモリコントローラーで使用されるポート名、信号方向、

幅を示します。

表 2-2 : ポートおよび I/O 信号

ポート名方向幅

システム信号

sysclk_2x 入力 N/A

sysclk_2x_180 入力 N/A

pll_ce_0 入力 N/A

pll_ce_90 入力 N/A

pll_lock 入力 N/A

pll_lock_bufpll_o 出力 N/A

sysclk_2x_bufpll_o 出力 N/A

sysclk_2x_180_bufpll_o 出力 N/A

pll_ce_0_bufpll_o 出力 N/A

pll_ce_90_bufpll_o 出力 N/A

sys_rst 入力 N/A

ui_clk 入力 N/A

uo_done_cal 出力 N/A

AXI 信号 (各ポート )s<Port_Num>_axi_aclk 入力 N/A

s<Port_Num>_axi_awid 入力 [C_s<Port_Num>_AXI_ID_WIDTH-1:0]

s<Port_Num>_axi_awaddr 入力 [C_s<Port_Num>_AXI_ADDR_WIDTH-1:0]

s<Port_Num>_axi_awlen 入力 [7:0]

s<Port_Num>_axi_awsize 入力 [2:0]

s<Port_Num>_axi_awburst 入力 [1:0]

s<Port_Num>_axi_awlock 入力 [1:0]

s<Port_Num>_axi_awcache 入力 [3:0]

s<Port_Num>_axi_awprot 入力 [2:0]

s<Port_Num>_axi_awqos 入力 [3:0]

s<Port_Num>_axi_awvalid 入力 N/A

s<Port_Num>_axi_awready 出力 N/A

s<Port_Num>_axi_wdata 入力 [C_S<Port_Num>_AXI_DATA_WIDTH-1:0]

s<Port_Num>_axi_wstrb 入力 [C_S<Port_Num>_AXI_DATA_WIDTH/8-1:0]

s<Port_Num>_axi_wlast 入力 N/A

s<Port_Num>_axi_wvalid 入力 N/A

s<Port_Num>_axi_wready 出力 N/A

s<Port_Num>_axi_bid 出力 [C_S<Port_Num>_AXI_ID_WIDTH-1:0]




s<Port_Num>_axi_bresp 出力 [1:0]

s<Port_Num>_axi_bvalid 出力 N/A

s<Port_Num>_axi_bready 入力 N/A

s<Port_Num>_axi_arid 入力 [C_S<Port_Num>_AXI_ID_WIDTH-1:0]

s<Port_Num>_axi_araddr 入力 [C_S<Port_Num>_AXI_ADDR_WIDTH-1:0]

s<Port_Num>_axi_arlen 入力 [7:0]

s<Port_Num>_axi_arsize 入力 [2:0]

s<Port_Num>_axi_arburst 入力 [1:0]

s<Port_Num>_axi_arlock 入力 [1:0]

s<Port_Num>_axi_arcache 入力 [3:0]

s<Port_Num>_axi_arprot 入力 [2:0]

s<Port_Num>_axi_arqos 入力 [3:0]

s<Port_Num>_axi_arvalid 入力 N/A

s<Port_Num>_axi_arready 出力 N/A

s<Port_Num>_axi_rid 出力 [C_s<Port_Num>_AXI_ID_WIDTH-1:0]

s<Port_Num>_axi_rdata 出力 [C_s<Port_Num>_AXI_DATA_WIDTH-1:0]

s<Port_Num>_axi_rresp 出力 [1:0]

s<Port_Num>_axi_rlast 出力 N/A

s<Port_Num>_axi_rvalid 出力 N/A

s<Port_Num>_axi_rready 入力 N/A

メモリ信号

mcbx_dram_addr 出力 [C_MEM_ADDR_WIDTH-1:0]

mcbx_dram_ba 出力 [C_MEM_BANKADDR_WIDTH-1:0]

mcbx_dram_ras_n 出力 N/A

mcbx__dram_cas_n 出力 N/A

mcbx_dram_we_n 出力 N/A

mcbx_dram_cke 出力 N/A

mcbx_dram_clk 出力 N/A

mcbx_dram_clk_n 出力 N/A

mcbx_dram_dq 入力/出力 [C_NUM_DQ_PINS-1:0]

mcbx_dram_dqs 入力/出力 N/A

mcbx_dram_dqs_n 入力/出力 N/A

mcbx_dram_udqs 入力/出力 N/A

mcbx_dram_udqs_n 入力/出力 N/A

mcbx_dram_udm 出力 N/A

mcbx_dram_ldm 出力 N/A

表 2-2 : ポートおよび I/O 信号 (続き)




UG416 (v1.3.1) 2010 年 10 月 18 日


mcbx_dram_odt 出力 N/A

mcbx_dram_ddr3_rst 出力 N/A

rzq 入力/出力 N/A

zio 入力/出力 N/A

表 2-2 : ポートおよび I/O 信号 (続き)




第 3 章

MCB デザインのデバッグ

この章では、各設計プロセスで生じる可能性がある問題を認識し、デバッグする手順を説明します。

この章は、次のセクションに分かれています。

• 「概要」

• 「デバッグツール」

• 「シミュレーションのデバッグ」

• 「合成およびインプリメンテーションのデバッグ」

• 「ハードウェアのデバッグ」

概要

Spartan®-6 FPGA MCB は、メモリインターフェイスデザインにおける課題点を改善しています

が、アプリケーション環境はそれぞれに特有であるため、確実なデザインを構築するには適切な配

慮が必要です。シミュレーション、適切な合成とインプリメンテーション、 PCB レイアウトガイ

ドラインの順守などの機能検証や、 IBIS シミュレーションやシグナルインテグリティ解析などの

ボード検証を注意深く実行してください。

この章では、設計プロセスで生じる問題を検出および修正するデバッグ手順について詳しく説明し

ます。内容は次のとおりです。

• MCB シミュレーションモデルを使用した機能検証

• デザインインプリメンテーションの検証

• ボードレイアウト検証

• MCB 物理層を使用したボードレベル問題のデバッグ

• 一般的なボードレベルデバッグ手法

メモリインターフェイスの検証で確認される主な 2 つの問題は次のとおりです。

• キャリブレーションが正常に完了しない

• 通常動作中でデータが破損する

さまざまな原因により、シミュレーションおよびハードウェアのいずれか、あるいは両方で問題が

発生します。図 3-1 に、これら 2 つの問題をデバッグする際の概略フローを示します。



UG416 (v1.3.1) 2010 年 10 月 18 日

第 3 章 : MCB デザインのデバッグ

この章の説明で問題が解決できない場合は、 7 ページの「その他のリソース」を参照してください。

デバッグツール

メモリインターフェイスデザインをデバッグするツールは数多くあります。このセクションでは、

特定条件ごとに適なデバッグリソースを紹介します。

デザイン例

MIG ツールで MCB デザインを生成すると、デザイン例とユーザーデザインが作成されます。デ

ザイン例には、シミュレーションおよびハードウェアで完全に検証された、トラフィックジェネ

レーターを含む合成可能なテストベンチがあります。このデザインは、 MCB デザインの動作を確

認するために使用でき、ボードに関連する問題を特定する際にも有用です。デザイン例の詳細は、

38 ページの「トラフィックジェネレーター付きの MIG デザイン例」を参照してください。この章

では、デザイン例を使用したシミュレーション環境の設定方法やハードウェア検証の実行方法につ

いて詳しく説明しています。

デバッグ信号

MIG ツールの FPGA オプション画面に [Debug Signals Control] オプションがあります。この機能

を有効にすることによって、『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「ユーザー (ファブリック側) インターフェイス」セクションで説明されているすべてのコマンドパス、書き込みパス、および読み出しパス信号が ChipScope™ Analyzer でモニタリングされます。こ

のオプションをオンにすると、デバッグ信号がデザインの上位モジュールの ChipScopeILA/ICON モジュールにポートマップされます。 ChipScope ILA モジュールは、 calib_done (キャ

リブレーション完了) やエラー信号 (デザイン例の場合は、トラフィックジェネレーターからのエ

ラー信号が実際のデータと予想データの不一致を示す) でトリガーするデフォルトの ChipScopeツールも設定します。このデバッグ機能の詳細は、第 1 章を参照してください。

リファレンスボード

SP601 および SP605 は、MCB を外部の DDR2 や DDR3 メモリデバイスへインターフェイスする

ザイリンクスの開発ボードです。このボードは完全に検証済みであり、これを使用することでユー

ザーデザイン検証やボードレイアウト解析ができます。


図 3-1 : Spartan-6 FPGA MCB のデバッグフロー図

UG416_c2_01_091409

Symptoms in Simulation/Hardware

- Calibration Failure- Data Bit/Byte Corruption/Errors

Simulation Debug

Synthesis/Implementation Debug

Hardware Debug




シミュレーションのデバッグ

ChipScope Pro ツール

ChipScope Pro ツールはロジックアナライザー、バスアナライザー、 VIO ソフトウェアのコアを

デザインへ直接組み込みます。 ChipScope Pro ツールでは、ハードウェアでアプリケーション信号

や MCB ポート信号をキャプチャするトリガー条件をユーザーが設定できます。その後、キャプチャ

した信号は、 ChipScope Pro Logic Analyzer ツールで解析可能です ([参照 2] 参照)。


図 3-2 に、シミュレーションのデバッグフローを示します。

その他のデバッグ信号 (シミュレーション専用)上位の MIG ラッパー内の MCB プリミティブの unisim モデルは暗号化されているため、内部

ノードへのアクセスを防ぐことができます。ただし、シミュレーションデバッグで使用される可能

性がある一部の信号は、 unisim モデルの上位へ配置することでアクセス可能になっています。こ

れらの信号は、シミュレーションでのみ表示され、ハードウェアではアクセスできません。表 3-1に、シミュレーションデバッグ信号を示します。


図 3-2 : シミュレーションのデバッグフロー図

Verify Successful Simulation Using Example Design. Identify any Issues with

Simulation Environment

Debug Issues with User Design Simulation

UG416_c2_02_091409

Open WebCase

表 3-1 : シミュレーションデバッグ信号

ブロックドメイン内部信号名説明クロックドメイン

クロックsysclk sysclk2x から内部生成されたクロック (位相シフト 0°) N/A

sysclk_90 sysclk2x から内部生成されたクロック (位相シフト 90°) N/A

コントローラー

ctrl_state[144:0] コントローラーステート (表 3-2 参照) ASCII radix sysclk90

ctrl_rd_en コントローラー読み出しイネーブル sysclk90

ctrl_wr_en コントローラー書き込みイネーブル ~sysclk90

ctrl_cmd_in アービタまたはキャリブレーションロジックからのコン

トローラー入力コマンドフラグ~sysclk90

ctrl_cmd[2:0] 受信されるコントローラーコマンド ~sysclk90

ctrl_cmd_cnt[9:0] コントローラーの現在のコマンド数。現在のコマンド実行

回数を示す~sysclk90



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アービタおよび

データキャプチャ

arb_cmd_en[5:0] コマンド FIFO に対するアービタイネーブル信号 ~sysclk90

arb_p_en[7:0] データ FIFO に対するアービタイネーブル信号 ~sysclk90

dqi_p[15:0] キャプチャブロックとデータ FIFO 間のシングルデータ

レート DQ バス (立ち上がりエッジ)sysclk90

dqi_n[15:0] キャプチャブロックとデータ FIFO 間のシングルデータ

レート DQ バス (立ち下がりエッジ)sysclk90

sysclk_sync DQ バスの初の有効データ。次の sysclk_90 エッジでレ

ジスタされるN/A

dqs_first DQS の初のエッジ。この信号は、読み出しキャプチャサイクルの開始を示す

N/A

キャリブレー

ション

cal_start キャリブレーション開始。このピンは、キャリブレーション

サイクルの開始を示すui_clk

cal_active キャリブレーション実行中 sysclk90

cal_dq_done_cnt[3:0] DQ 信号のキャリブレーション sysclk90

cal_state[144:0] キャリブレーションステート (表 3-3 参照) ASCII radix sysclk90

cal_dqs_state[2:0] DQS キャリブレーションステート。ステートは 0 ～ 7 の番号順に移動

sysclk90

cal_dqs_p シングルデータレート DQSP。キャリブレーション中は、

すべて 1 になるsysclk90

cal_dqs_n シングルデータレート DQSN。キャリブレーション中は、

すべて 0 になるsysclk90

cal_udqs_p シングルデータレート UDQSP。キャリブレーション中

は、すべて 1 になるdqs_ioi_m

cal_udqs_n シングルデータレート UDQSN。キャリブレーション中

は、すべて 0 になるdqs_ioi_m

cal_dq_p cal_dq_done_cnt で選択されたシングルデータレート

DQP。キャリブレーション中は、すべて 1 になるsysclk90

cal_dq_n cal_dq_done_cnt で選択されたシングルデータレート

DQN。キャリブレーション中は、すべて 0 になる~sysclk90

表 3-1 : シミュレーションデバッグ信号 (続き)

ブロックドメイン内部信号名説明クロックドメイン

表 3-2 : ctrl_state の FSM ステート

ステート説明

0x00 アイドル

0x01 モードレジスタのロード

0x02 モードレジスタ待機

0x03 プリチャージ




0x04 プリチャージ待機

0x05 オートリフレッシュ

0x06 オートリフレッシュ待機

0x07 アクティブ

0x08 アクティブ待機

0x09 初の読み出し

0x0A バースト読み出し

0x0B 読み出し待機

0x0C 初の書き込み

0x0D バースト書き込み

0x0E 書き込み待機

0x0F Init Count 200

0x10 Init Count 200 待機

0x11 ZQCL

0x12 書き込み読み出し

0x13 読み出し書き込み

0x14 ダミー初の読み出し

0x15 ディープメモリステート

0x16 ジャンプステート

0x17 初期化完了

0x18 リセット

0x19 リセット待機

0x1A すべてプリチャージ

0x1B すべてプリチャージ待機

0x1C セルフリフレッシュへ入る

0x1D セルフリフレッシュ待機

0x1E セルフリフレッシュ終了

0x1F セルフリフレッシュ終了待機

表 3-2 : ctrl_state の FSM ステート (続き)

ステート説明



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デザイン例を使用したシミュレーション検証

MIG ツールで生成されるデザイン例には、シミュレーションテストベンチ、 MIG ツールで選択し

たメモリタイプに基づいて適切に設定されたメモリモデルとパラメーターファイル、および

ModelSim .do スクリプトファイルが含まれます。デザイン例のシミュレーションの詳細は、

38 ページの「トラフィックジェネレーター付きの MIG デザイン例」を参照してください。

このデザイン例のシミュレーションが正常に完了すると、適切なシミュレーション環境であること

が保証されます。つまり、シミュレーションツールおよびザイリンクスライブラリが正しくセッ

トアップされていることを示します。ザイリンクスライブラリの設定方法は、『コマンドライン

ツールユーザーガイド』 [参照 3] の第 26 章「Compclib」および『合成/シミュレーションデザイ

ンガイド』 [参照 1] を参照してください。シミュレータサポートおよび MCB シミュレーション

モデルの詳細は、「シミュレーションのデバッグ」を参照してください。

デザイン例のシミュレーションはメモリの初期化を完了し、トラフィックジェネレーターのスティ

ミュラスに対応してトラフィックを実行します。メモリの初期化およびキャリブレーションが完了

すると、 calib_done 信号がアサートされます。この信号がアサートされると、トラフィックジェネ

レーターがパラメーター値に基づいて読み出しおよび書き込みを開始します。使用可能なトラ

フィックジェネレーターのデータパターンおよび関連する上位パラメーターの詳細は、 38 ペー

ジの「トラフィックジェネレーター付きの MIG デザイン例」を参照してください。

表 3-3 : cal_state の FSM ステートの説明

ステート説明

0x00 初期化

0x02 DRP インターフェイスのリセット

0x16 プリアンブルプルダウン

0x17 プリアンブル読み出し

0x18 プリアンブル無効

0x01 DRP/IOI のキャリブレート

0x03 書き込みコマンド発行

0x04 書き込みコマンド待機

0x05 読み出しコマンド発行

0x06 読み出しコマンド待機

0x07 DRP インターフェイス待機

0x08 DQS キャリブレーション

0x09 キャリブレーション完了前

0x0E キャリブレーション完了



合成およびインプリメンテーションのデバッグ

合成およびインプリメンテーションのデバッグ

図 3-3 に、合成およびインプリメンテーションのデバッグフローを示します。

合成およびインプリメンテーションの検証

MIG ツールによって生成されるデザイン例およびユーザーデザインには、合成/インプリメンテー

ションスクリプトファイルと制約ファイル (.ucf) が含まれます。これらのファイルを使用してター

ゲットデザインを合成およびインプリメントし、ビットストリームを生成します。合成/インプリ

メンテーションスクリプトファイル (ise_flow.bat) は、 example_design/par ディレクトリおよび

user_design/par ディレクトリの両方にあります。このスクリプトを実行すると、デザイン例または

ユーザーデザインがインプリメンテーションプロセス (合成、変換、 MAP、 PAR、 TRACE、およ

び BITGEN) を実行します。これらのプロセスに設定されたオプションのみが、 MCB MIG デザイ

ンで検証されます。インプリメンテーションが後まで完了したデザインは、すべてのプロセスが

エラーなしで完了したことを示します (タイミングエラーがゼロ)。

MIG 出力の変更を検証

MIG ツールでは、メモリインターフェイスに使用する MCB をユーザーが選択できます。選択し

た MCB に基づいて、MIG ツールは必要なすべてのピンロケーション制約を記述した UCF ファイ

ルを出力します。このファイルは、 example_design/par ディレクトリおよび user_design/par ディ

レクトリにそれぞれ配置され、変更はできません。選択されたピンは、 MCB との適切なインター

フェイスに必要です。

MIG ツールは、 MCB ラッパーファイルを出力します。このファイルは変更しないでください。変

更はサポートされてないため、ビヘイビアシミュレーション、合成、およびインプリメンテーショ

ンそれぞれで検証する必要があります。

タイミングエラーの認識および解析

MCB デザインは、タイミングを満たすよう検証されています。タイミング違反がある場合は、そ

れらのエラーを取り除く必要があります。TRACE で出力されるタイミングレポート (.twx/.twr) を解析し、 MIG MCB デザインまたは MIG MCB デザインへのユーザーインターフェイスにエラー

となっているパスがないかを確認します。エラーが確認された場合は、 ise_flow.bat ファイルで指

定したビルドオプション (例 : XST、 MAP、 PAR) が適切に使用されているかを確認します。


図 3-3 : 合成/インプリメンテーションのデバッグフロー図

Verify Successful Synthesis andImplementation Using Example Design

Verify Any Modification to the MIG Output

Verify Successful Synthesis and Implementation Using User Design

UG416_c2_03_091409

Verify Design Timing in TRACE

Open WebCase



UG416 (v1.3.1) 2010 年 10 月 18 日


エラーが解消されない場合は、さまざまなザイリンクスリソースを使用し、タイミングクロージャ

を達成します。 PlanAhead ツール [参照 4] は、パフォーマンスおよびデザイン全体の品質を改善し

ます。ザイリンクスの制約に関する詳細は、『ザイリンクス制約ユーザーガイド』 [参照 5] を参照し

てください。

ハードウェアのデバッグ

図 3-4 に、ハードウェアのデバッグフローを示します。

メモリインプリメンテーションガイドラインの確認

ピン配置ガイドライン、終端、 I/O 規格、およびトレース一致の詳細は、『Spartan-6 FPGA メモリ

コントローラユーザーガイド』 (UG388) の「PCB レイアウトのガイドライン」セクションを参照

してください。このガイドラインは、メモリテクノロジや MIG 出力デザインによって異なります。

ボードレイアウト時に、これらのガイドラインに準拠しているかを検証する必要があります。ガイ

ドラインに反している場合は、ハードウェアの動作にこの章で説明したような問題が生じる可能性

があります。

クロッキング

周波数、安定性 (ジッター )、および FPGA ピンの使用率をすべて実現するには、外部クロックソー

スを評価する必要があります。

デザインは、『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「クロッキング」

セクションで説明されている、すべてのクロッキングガイドラインに従っている必要があります。

クロッキングガイドラインに沿ったデザインでは、次のステップとしてインターフェイスをさらに

低速で動作させます。すべてのデザインまたはボードが、低速動作に対応するわけではありません。

周波数が低下すると、 PCB トレースの不一致、シグナルインテグリティの低下、または過剰負荷に

よって、限界セットアップおよびホールド時間が増加します。


図 3-4 : ハードウェアのデバッグフロー図

Verify Memory Implementation Guidelinesare Properly Followed

Run SI Simulation Using IBIS

Run Example Design

UG416_c2_04_091409

Isolate Bit Errors

Board Measurements

- Measure Signal Integrity- Measure Supply and VREF Voltages- Measure Bus Timing

Check Clocking/Run Interface at Slower Frequency

Open WebCase






ボード上のピン配置の検証

ボード回路図を PAR で生成された <design_name>.pad レポートと比較する必要があります。これ

によって、ボードのピン配置がインプリメントされたデザインのピン割り当てと一致しているかを

確認できます。

メモ : MIG が生成した UCF で選択されたピン LOC は、MCB との適切なインターフェイスに必要

であり、変更はできません。

IBIS モデルを使用したシグナルインテグリティシミュレーションの実行

ボードレイアウトのガイドラインに準拠しているかを検証するには、 IBIS を使用してシグナルインテグリティシミュレーションを実行する必要があります。これらのシミュレーションは、ボード

レイアウトの前後の両方で実行します。目的は、ボード上のシグナルインテグリティの検証です。

『Virtex-5 FPGA ML561 メモリインターフェイス開発ボードユーザーガイド』 [参照 6] の「ML561Hardware-Simulation Correlation」の章に記載の説明をガイドラインとして使用できます。この章

では、 ML561 ボードにおけるシグナルインテグリティの相互作用について詳細に説明しているた

め、確認すべき部分の参照例として使用できます。また、デザイン特有の IBIS モデルを生成する

手順も提供されており、シミュレーションセットアップに役立ちます。このユーザーガイドは、

Virtex®-5 デバイスと ML561 開発ボードをターゲットとして説明していますが、原則は Spartan-6FPGA MCB デザインに適用できます。

デザイン例の実行

MIG で生成されるデザイン例は完全に検証済みであり、ボード上のメモリインターフェイスの検

証に使用可能です。 MCB と接続するユーザーのバックエンドロジックに関する問題をデバッグし

ます。さらに、 MIG ツールで提供されるトラフィックジェネレーターのパラメーターを指定し、

ボードレベルでのテスト用に異なるデータパターンを送信できます。たとえば、 Hammer パター

ンを使用してメモリインターフェイスの SSO に焦点を当て、「Walking 1」または「Walking 0」パ

ターンによって、メモリの各 DQ ビットがほかのビットとは無関係に 0 または 1 になっていないか

をテストします。使用可能なデータパターンの詳細は、38 ページの「トラフィックジェネレーター

付きの MIG デザイン例」を参照してください。

一般的なハードウェア問題のデバッグ

ハードウェアでキャリブレーションエラーやデータエラーが生じた場合は、 ChipScope Analyzerを使用してデータパス信号の動作を解析する必要があります。MIG ツールは、この解析をサポート

するため、メモリコントローラー機能のデバッグ信号を与えます。 MIG ツールでこのオプション

が有効になっている場合は、出力 example_design および user_design に ChipScope Generator ILAと ICON コアがインスタンシエートされます。ハードウェアで example_design が使用される場合

は、 example_design/rtl/example_top.v モジュールを参照がされ、 user_design が使用される場合

は、 user_design/rtl/<component_name>_debug_en.v モジュールを参照される必要があります。

ILA コアにマップされた信号を解析するには、まず、適切な出力 par ディレクトリにある

ise_flow.bat を実行し、ビットストリームを生成する必要があります。これにより、ChipScope ツー

ルコアが適切に生成されて、それらが出力ビットストリームに含まれます。次に、 ChipScopeAnalyzer を起動して、デバイスのコンフィギュレーションを実行します。

メモ : ChipScope Analyzer の使用方法の詳細は、『ChipScope Pro ソフトウェアおよびコアのユー

ザーガイド』を参照してください。



UG416 (v1.3.1) 2010 年 10 月 18 日


コンフィギュレーション後、ChipScope Analyzer ツールに [Data] ウィンドウと [Trigger] ウィンド

ウがロードされます。これらのウィンドウのポートは、 DataPort および TriggerPort 信号としてリ

ストされます。これらの信号を適切にポートマップする (名前を付ける) には、前段落で記載されて

いる適切な rtl ファイルを開いて、 cx_dbg_data 信号と cx_dbg_trig 信号の割り当てを確認します。

DataPort および TriggerPort 信号それぞれで右クリックし、適切なデータ信号またはトリガー信号

の名前に変更します。

『Spartan-6 FPGA メモリコントローラユーザーガイド』 (UG388) の「インターフェイスの詳細」

セクションで説明されているとおり、デバッグポートに割り当てられているデータ信号には、コマ

ンドパス、書き込みデータパス、および読み出しデータパス信号があります。トリガーポートに

割り当てられているトリガー信号には、 alib_done やエラー (example_design のみ) 信号がありま

す。キャリブレーション後のデータエラーをデバッグするため、キャリブレーション失敗やエラー

をデバッグする calib_done 信号とは別にトリガー信号をアサートできます。データエラーの解析

では、「ビットエラーの特定」を参照してエラーの発生場所を判断してください。

ハードウェアデバッグの開始にあたって良の方法は、ターゲットボードに、メモリコントロー

ラー機能用のデバッグ信号が有効になった example_design をロードすることです。これは、デー

タエラーをチェックするトラフィックジェネレーターデザインを使用した既知のソリューション

です。このデザインは calib_done 信号がアサートされ、エラー信号がアサートされることなく完了

する必要があります。 calib_done 信号のアサートは、キャリブレーションが問題なく完了したこと

を示し、エラー信号がアサートされてない状態は、メモリへ書き込まれたデータとメモリから読み

出されたデータが一致していることを示します。example_design はボード上で二度実行する必要が

あります。一度目は、トリガーウィンドウのトリガーを calib_done に設定し、二度度目はエラー

に設定します。

ビットエラーの特定

ハードウェアのデバッグステップとしては、ビットエラーが生じるタイミングおよび位置を特定

することが重要です。ビットエラーをモニタリングする際は、次を確認する必要があります。

• エラーは、特定の DQS グループに属するデータビットで発生しているか

• エラーは、特定のアドレスまたはバンクへアクセスするときに発生しているか

• エラーは、特定のデータパターンまたはシーケンスで発生するか

これで、PCB 上の短絡またはオープン接続を特定できます。また、SSO やクロストークの問題

があるもわかります。

データ破損が書き込みよるものか、または読み出しによるものかを特定することが必要な場合があ

ります。書き込みが原因であり、データのリードバックも問題がある場合には、その特定が難しく

なります。また、制御またはアドレスのタイミングの問題は、書き込みと読み出しの両方に影響を

及ぼします。

次に示す方法のいずれかを使用して問題を特定してください。

• エラーが断続的な場合は、コントローラーに書き込みコマンドをいくつか発行させ、その後に

それらの位置から連続して読み出しを実行します。読み出しに断続的な破損データが含まれる

場合は、読み出しに問題があると考えられます。

• ODT を使用する場合、メモリデバイスで適切な値が有効になっているかを確認し、また書き

込みバーストに対する ODT 信号のタイミングが正しいことを確認します。





ボードの測定

ボードのシグナルインテグリティおよびバスのタイミングを解析する必要があります。バスのシグ

ナルインテグリティの詳細は、『Virtex-5 FPGA ML561 メモリインターフェイス開発ボードユー

ザーガイド』 [参照 6] の「ML561 Hardware-Simulation Correlation」の章を参照してください。こ

のユーザーガイドは、 Virtex-5 デバイスと ML561 開発ボードをターゲットとして説明しています

が、原則は Spartan-6 FPGA MCB デザインに適用できます。

ボード測定では、参照電圧レベルも重要です。バスがアクティブな状態でこれらの電圧レベルを測

定する必要があります。バスがアイドルのときに適正値であっても、アクティブのときに降下する

可能性があります。



UG416 (v1.3.1) 2010 年 10 月 18 日



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