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ILCの崩壊点検出器用高精細CCD

のための読み出しシステムの開発

齋藤智之 (東北大学)

1

高エネルギー春の学校 @ 彦根2011/05/13

杉本、宮本彰也、田窪洋介 (KEK)

池田博一 (JAXA)、佐藤比佐夫 (信州大学)

板垣憲之輔,、山本均 (東北大学)

目次

► 国際リニアコライダー (ILC)

► 高精細CCD(FPCCD)崩壊点検出器

► FPCCD用読み出しASIC

► FPCCD 読み出し試験

► 第2次試作ASIC

► まとめ

2

齋藤智之(東北大学), 高エネルギー春の学校 @ 彦根

国際リニアコライダー (ILC)3

Detector

► 次世代電子・陽電子衝突型線形加速器

► 全長 : 約30km

► 重心エネルギー:500 GeV( upgrade:1TeV)

► ピークルミノシィティ: 2×1034 cm-2s-1

► 積分ルミノシティ: 500 fb-1 (4年間)

ヒッグスや新物理の精密測定を目指す

ILD detector

Electron source

13m

15m

Positron source

Main linac Main linacDumping ring


ヒッグスの物理と崩壊点検出器

終状態が複数ジェット

精度のよいジェットの起源の測定(フレーバ・タグ)が不可欠

軽いヒッグスはbb、ccへ崩壊

Hb

c

ILCが目指す物理 : ヒッグス機構の検証

~数百mm

4

~数百mme-

e+質量 (GeV)101

0.01

0.1

1

100ヒッ

グス

との

結合

の強

さ

b

c


ヒッグスの物理と崩壊点検出器

終状態が複数ジェット

軽いヒッグスはbb、ccへ崩壊

Hb

c

ILCが目指す物理 : ヒッグス機構の検証

~数百mm

5

~数百mme-

e+質量 (GeV)101

0.01

0.1

1

100

崩壊点分解能

崩壊点検出器：粒子の崩壊点測定

ヒッ

グス

との

結合

の強

さ

b

c

実験第1項(mm) 第2項(mm)

LEP 25 70

LHC 12 70

ILC 5 10

齋藤智之(東北大学), 高エネルギー春の学校 @ 彦根ヒッグスの物理の解析には高性能の崩壊点検出器が必要

精度のよいジェットの起源の測定(フレーバ・タグ)が不可欠

e-

e+

ILCの崩壊点検出器

崩壊点検出器►最内層に設置►ピクセル型検出器►ある一定時間信号を蓄積して読み出す

●課題：多数のペア・バックグランドによるピクセル占有率増大

6


e-

e+



e--

e-- e＋

g

g

e--

e＋e＋

7



e-

e+




e--

e-- e＋

g

g

e--

e＋e＋ヒットのあるピクセル数

総ピクセル数

8


e-

e+




e--

e-- e＋

g

g

e--


総ピクセル数

ILCのビーム構造~1ms ~200ms ~1ms

2650バンチ=1トレイン(RDR)

9


e-

e+




世界中で技術確立が進められている

e--

e-- e＋

g

g

e--


総ピクセル数

► 1トレイン分の信号を蓄積するとピクセル占有率10%以上(ピクセルサイズ:20mm×20mm)

⇒ 1%程度に抑える必要あり

ILCのビーム構造~1ms ~200ms ~1ms

2650バンチ=1トレイン(RDR)

10



水平転送CCD 最終出力

フォトダイオード

電子

電荷をバケツリレー方式で転送

垂直転送CCD

CCD動作原理

高精細CCD(Fine Pixel CCD)は高い崩壊点分解能と低いピクセル占有率を実現

FPCCD 崩壊点検出器11

FPCCD 崩壊点検出器12

►ピクセルサイズ : 5 mm×5 mm

►有感層 :15mm(全空乏化)

►水平転送CCDも感度あり► 32チャンネルCCDセンサー

►チャンネル総数: 6080

・20000×128 pix/ch

⇒検出器のピクセル総数～1010

読み出しシステムの開発が重要


水平転送CCD 最終出力

フォトダイオード

電子

電荷をバケツリレー方式で転送

垂直転送CCD

CCD動作原理

高精細CCD(Fine Pixel CCD)は高い崩壊点分解能と低いピクセル占有率を実現

FPCCD崩壊点検出器

読み出しASICの開発

低消費電力かつ低ノイズの中速処理を実現するASICが必要

13

ASIC開発の課題

1 train ~ 2650 bunch


●読み出し速度 > 10 MHz

●ノイズレベル < 30 electron

●消費電力 < 6 mW/ch

~1ms ~200ms ~1ms

ILCのビーム構造

これらの要求を満たすASICを開発することが目標

ASICの構造

Pre-amplifier LPF CDS

ADC

ADCLVDS

driver

Output

Input

電荷再配分型ADC

ASIC design (1ch)

14

ノイズ抑制

5 MHz ×2

= 10MHz


ASICの構造


ADC

ADCLVDS

driver

Output

Input

電荷再配分型ADC5 MHz ×2

= 10MHz

ASIC design (1ch)

15


ノイズ抑制

▸アンプとLPFのパラメータ値(ゲイン、フィルター値等)はPCより設定可能

ASICの構造


ADC

ADCLVDS

driver

Output

Input


ASIC design (1ch)

16


ノイズ抑制

5 MHz ×2

= 10MHz

▸アンプとLPFのパラメータ値(ゲイン、フィルター値等)はPCより設定可能▸相関2重サンプリング回路(CDS)：CCDのノイズを効果的に抑制

ASICの構造


ADC

ADCLVDS

driver

Output

Input


ASIC design (1ch)

17


5 MHz ×2

= 10MHz

ノイズ抑制

▸アンプとLPFのパラメータ値(ゲイン、フィルター値等)はPCより設定可能▸相関2重サンプリング回路(CDS)：CCDのノイズを効果的に抑制▸電荷再配分型ADC：低消費電力を実現

読み出しシステム全体

ASICReadout board

動作信号設定信号

設定信号

► ASIC用基板► 読み出しボード (メイン FPGA)

→ クロック生成、動作信号送信► GNV-250 (VME) → 設定信号送信 (Gain, LPF)

► PC → ソフトウェア処理 (DAQ-Middleware)

構成要素

出力(Ethernet by 100 Mbps SiTCP)

18

GNV-250

(VME)

出力 (7bit)

FPGA


第1次試作ASICの性能評価19

結果要求現状

読み出しスピード

1.5 MHz 10 MHz

・高速動作時にADCへの電流供給不足・浮遊容量の影響

ノイズレベル 40 e 30 e・分解能悪い：1ADC count=40e

・出力ADCカウントに欠け

消費電力13 mW/ch

(Simulation)6 mW/ch アナログ部とデジタル部で同程度


第1次試作ASICの性能評価結果をまとめる。


結果要求現状


1.5 MHz 10 MHz






第1次試作ASICの性能評価20

入力vs出力の線型性の測定

入力電圧 (mV)

AD

C カウント


Performance test of 1st prototype ASIC21

We have to address these issues in next prototype of ASIC.


結果要求現状


1.5 MHz 10 MHz







FPCCD readout


FPCCD 読み出し

ASIC

開発した読み出しシステムにFPCCDを接続し、読み出し試験を行った

FPCCD prototype (浜松ホトニクス)

►ピクセルサイズ: １２ mm×１２ mm

►チャンネル数: 4

23

Readout board

動作信号設定信号

設定信号

出力 (Ethernet by 100Mbps SiTCP)

GNV-250

(VME)

出力 (7bit)


FPCCD 読み出し試験

開発した読み出しシステムでFPCCDセンサーの読み出し試験を行った。

24

ペデスタル分布(ADC カウント)

⇒均一な分布


FPCCD 読み出し試験

フォトマスク

開発した読み出しシステムは適切に動作している

LED光照射試験

“ILC”の文字が再構成できた

25


ペデスタル分布(ADC カウント)

⇒均一な分布

開発した読み出しシステムでFPCCDセンサーの読み出し試験を行った。

第2次ASICの開発

26

第1次ASICの問題点① 読み出し速度が設計値より遅い② 出力ADCカウントの欠けがある③ 消費電力大


第2次ASICの開発27


目的：読み出し速度10 MHz達成とADCカウントの欠けの解決


主な変更点● 読み出し速度対策: 電流供給ライン(ASICの端子数)を増加.





● ADCカウントの欠け対策► ADCのコンパレータのオフセット調節回路を導入




容量を2つに分割し、底面電極接地

浮遊容量対策

コンパレータ


● ADCカウントの欠け対策► ADCのコンパレータのオフセット調節回路を導入► 浮遊容量の影響を抑えるためADC、コンパレータ設計変更

Switch

ビット重みに対応した容量



第2次試作ASIC性能評価by ポスト・レイアウト・シュミレーション

Layout 線型性の評価 (10MHz)

１ADC count

～7 electron

31

第２次ASICのレイアウトを作成⇒ポスト・レイアウト・シュミレーションにより性能評価

Input voltage(mV)

AD

Cco

unt

第2次試作の設計は１０MHzで正常に動作が期待できる


浮遊容量の影響考慮できる

パッケージ後の第2次試作ASIC

評価基板

32

ASIC第2次試作品

ASIC socket

FPCCD socket

▸製造会社 : TSMC

▸プロセス : 0.35mm CMOS

▸チャンネル数 : 8

▸チップエリアサイズ: 4.3 mm×4.3 mm

第２次試作ASIC


第２次ASICの製作を行い、2011年2月に納入した

● 第1次ASICの開発、製作

► 読み出し速度、消費電力改善必要、ノイズはほぼクリア

● FPCCD読み出し試験

► 読み出しシステム正常に動作

► ノイズレベルの要求性能を満足

● 第2次ASICの開発、製作

► ポストレイアウトシュミレーションにより性能評価

⇒読み出し速度と出力の線形性問題なし

● 今後

►第2次試作ASICの性能評価

►消費電力の問題

► 6 mm × 6 mm FPCCDを用いた試験

まとめと今後33

厚さ 50 mmのFPCCD


6 mm×6 mmのFPCCD

Second prototype of ASIC

► can be satisfied with the requirements on the readout speed

and noise level in the post layout simulation.

► Power consumption [Simulation] : 27 mW/ch

(requirement: 6 mW/ch)

► We received at the end of Feb. and has been tested the performance.

・Parameter set → OK

・ADC check.

・ Readout test with 6 mm × 6 mm FPCCD

35

Parameter setting

Clock

Status value on shift register

The behaviors of the shift registers for setting the parameter

(gain, filter, offset) are investigated.

Behavior of the shift register in the case that “101010...” is written

The parameter is set correctly by order of the PC.

10101010101010101010

The output corresponds

with the command.


cp(0)

VQP

VQM

Vref Vref

コンパレータ

Csp

Csn


cn(0)

コンデンサ・アレイ間の電荷演算のみでA/D変換→低消費電力

2N-1Cu 2N-2Cu

電荷再配分型ADC36


C1 C2

cp(0)

VQP

VQM

Vref VrefCsp

Csncn(0)

電荷再配分型ADC37

2N-2Cu2N-1Cu




コンパレータC1 C2

①入力信号が CspとCsn 蓄えられた後、コンパレータによりVQP とVQM 比較→最上位ビットの決定

cp(0)

VQP

VQM

Vref VrefCsp

Csn

2N-2Cu

cn(0)

Charge sharing ADC38

2N-1Cu




コンパレータ

①入力信号が CspとCsn 蓄えられた後、コンパレータによりVQP とVQM 比較→最上位ビットの決定

② ①の結果によりスイッチcp or cn が接続されC1と導通し、コンパレータによりVQP とVQM 比較→2番目のビットの決定

C1 C2

Readout noise on total system

The pedestals on each pixels are checked to estimate the total noise

(Requirement : 50e).

Room

temperature -40℃

512250

60

0

30

90128

130 380

① ② ③④ ⑤ ⑥⑦ ⑧ ⑨

Measured pixel (CCD1ch)

Pixel ① ② ③ ④ ⑤ ⑥ ⑦ ⑧ ⑨ Ave.

Room temperature 100 72 96 92 100 100 96 68 92 91

-40℃ 38 30 44 48 48 40 40 34 40 40

0 60-60 20-20 40-40 0 60-60 20-20 40-40

Pedestal on pixel ⑤

Noise on each pixel (electron)

► The noises at -40℃・ equal to that of only ASIC.

・ are satisfied with the requirement (50 electrons).

ADC count

39


半導体検出器(シリコン)40

► dE/dx : 1.66 (MeV/(g/cm2))

►密度 : 2.33 (g/cm3)

► 電子・正孔対生成エネルギー : 3.6 (eV)

► バンドギャップ : 1.1 eV

1mmに落とすエネルギー= 1 (mm) × 2.33 (g/cm3) × 1.66(MeV/(g/cm2)

= 388 (eV)

発生する電子数= ３８８ (eV) ÷ 3.6 (eV)

= １１０ (個)

ペアバックグランドの除去41

FPCCD崩壊点検出器レイアウト42

スイッチの浮遊容量対策

浮遊容量

スイッチをビット重みに対応したM値とすることで浮遊容量の影響を抑える

スイッチ

Development of 2nd ASIC ②

Input

Output

Total design is changed to the symmetry one

44

More modification

● ADC count jump : Change on the design of the comparator

・Suppress the effect on the stray capacitance

+

－

Offset

adjustment

circuit

New comparator circuit in ADC


Performance test

by Post layout simulation

45

The layout is designed by Digian Technology.

⇒ Performance test by the post layout simulation

Input voltage(mV)

AD

Cco

unt

Linearity measurement

(10MHz)

(simulation by the data from layout)


Performance test

by Post layout simulation

46

The layout is designed by Digian Technology.

⇒ Performance test by the post layout simulation

Input voltage(mV) Input voltage(mV)

AD

Cco

unt

AD

Cco

un

t

Some ADC counts are still missing because of the stray capacitance

in the comparator.

Linearity measurement

No stray capacitance(10MHz)

(simulation by the data from layout)


ilcの崩壊点検出器用高精細ccdosksn2.hep.sci.osaka-u.ac.jp/spring2011/school/slides/...ilcの崩壊点検出器用高精細ccd...

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