Mega-Sys Co.,Ltd.

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MS91501BD FPGAボード取扱説明書

LP8K

Ver 1.01

2016/07/06

平成 28年 07月 06日

作成： Megasys

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－ 改定履歴 －

Revision Date Author Comments

1.00 2016.06.06 megasys LP8Kバージョン Initial Release

1.01 2016.07.06 megasys 記述誤り訂正

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－ 目次 －

1 はじめに .......................................................................................................................4

1.1 概要 ................................................................................................................................................ 4

2 基板構成 ......................................................................................................................5

2.1 ボード概略図 ................................................................................................................................. 5

2.2 ボード仕様 ..................................................................................................................................... 6

3 ボード説明 ...................................................................................................................7

3.1 部品配置 ......................................................................................................................................... 7

3.2 電源 ................................................................................................................................................ 8

3.3 発信器 ............................................................................................................................................ 8

3.4 コンフィグレーションモード切り替え用ジャンパ SW ................................................................ 9

3.5 コンフィグレーション用コネクタ .............................................................................................. 10

4 FPGA コンフィグレーション .................................................................................. 12

4.1 FPGA内部 CRAMコンフィグレーションモード ...................................................................... 12

4.2 SPIフラッシュ書込みモード ...................................................................................................... 15

4.3 FPGA内部NVCM書込みモード ............................................................................................... 17

4.4 SPIフラッシュからのコンフィグレーションモード ................................................................. 18

4.5 FPGA内部NVCMからのコンフィグレーションモード ........................................................... 18

5 付属資料 ................................................................................................................... 19

5.1 基板外形図 ................................................................................................................................... 19

5.2 基板回路図 ................................................................................................................................... 20

5.3 使用部品 ....................................................................................................................................... 21

6 補足 ............................................................................................................................ 21

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1 はじめに

本書は MS91501BD FPGAボード(LP8Kバージョン)の取扱説明書です。

1.1 概要

本ボードは Lattice Semiconductor 社製 iCE40 シリーズ LP8K FPGA を使用した

FPGA開発ボードです。

iCE40 LP8KはLogic Cell数 7,680個 RAM bit数 128Kbits PLL2個 最大 I/O数178

のデバイスです。本基板に搭載されているデバイスは LP8K-CM81で、このデバイスの

最大 I/O数は 63ですが、本基板から外部接続可能な最大 I/O数は 52となっております。

本ボードには電源回路、クロック用発信器、コンフィグレーションスイッチ、汎用ス

イッチ（リセットスイッチ）、コンフィグレーション用回路、コンフィグレーション用

ROM が装備され、Lattice Semiconductor 社が提供するフリーの FPGA 開発ソフト

iCEcube2を使用して、すぐに開発が始められるボードとなっています。

また本ボードは、iCE40 シリーズに特有の 3 種のコンフィグレーション動作モードが

サポートされています。

すなわち、コンフィグレーションデータを FPGAへ直接書き込むコンフィグレーショ

ン動作モード、基板上のシリアルフラッシュ ROM にコンフィグレーションデータを書

込み、この SPIフラッシュから FPGA のコンフィグレーションデータを書き込むコンフ

ィグレーション動作モード、FPGA内部の不揮発性メモリ（NVCM）にコンフィグレー

ションデータを書込み、この FPGA 内部 NVCM からコンフィグレーションを行うコン

フィグレーション動作モードの 3 種のコンフィグレーション動作モードをサポートしま

す。

これらのコンフィグレーションには Lattice Semiconductor社が提供する USB Cable

ispDOWNLOAD cable(HW-USBN-2A)を使用します。

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2 基板構成

2.1 ボード概略図

本ボードの外形と部品配置の概略図を図 2.1-1 ボード概略図に示す。

60mm

CN

1C

N2

FP

GA

U0

CN3

CN4

U1

U5

40mmU2

U4

U3

SW1SW2

JP2

JP1

U6

MS91501BDA

図 2.1-1 ボード概略図

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2.2 ボード仕様

本ボードの仕様一覧を下記の表 2.2-1 ボード仕様一覧に示す。

表 2.2-1 ボード仕様一覧

項目 内容 補足

搭載 FPGA iCE40LP8KCM81

ユーザーIO 56本（CN1:28,CN2:28）

コンフィグレーション

用 ROM

M25P20（Micron serial ROM） 又は同等

品

電源入力 DC3.3V,DC2.5V(2.5VI/O が必要な時)、その他の

FPGA用内部電源はボード内で生成

クロック用発信器１ 25MHｚ

クロック用発信器２ 32.768kHz

ステータス LED１ 電源 ON時点灯 LED1

ステータス LED２ コンフィグレーション完了時消灯（NGで点灯） LED2

スイッチ１ コンフィグレーション開始 SW1

スイッチ２ 汎用スイッチ（リセットスイッチ） SW2

コンフィグレーション

起動用リセット回路

TPS3808G01DBV電源電圧検出リセット回路

I/Oコネクタ 2.54mmピッチ 40PIN×2個 CN1,CN2

コンフィグレーション

用コネクタ１

2.54ｍｍピッチ 6PIN CN3

コンフィグレーション

用コネクタ２

2.54mmピッチ 2PIN CN4

コンフィグレーション

モード切り替え用ジャ

ンパ SW１

2.54mmピッチ 3PIN JP1

コンフィグレーション

モード切り替え用ジャ

ンパ SW２

2.54mmピッチ 2PIN JP2

プリント基板 ガラスエポキシ 6層基板 1.0t

基板寸法 40×60ｍｍ

質量 約 9g (CN1,CN2にピンヘッダを装着しない状態)

付属品１ ジャンパソケット 2 個（コンフィグレーションモー

ド設定用）

付属品２ 2×20PINピンヘッダ 2個

付属品３ 2×20PINピンソケット 2個

＊iCE40LP8KCM81：Logic Cell 数 7,680 個 RAM bit 数 128Kbits PLL2 個

静止電流 360uA typ.

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3 ボード説明

3.1 部品配置

本ボードの概略部品配置図を図 3.1-1 概略部品配置図、ボード写真を図 3.1-2ボード写真に

示す。

CN

1C

N2

FP

GA

U0 C

N3

CN4

U1

U5

ユーザーIO

U2

U4

U3

SW1SW2

JP2

JP1

U6

MS91501BDA

ユーザーIO

LED1

LED2

予備

1.2V電源

電源LED

汎用SW コンフィグレーションSW

コンフィグレーションステータスLED

FPGA

発信器１ 発信器２ コンフィグレーションモード設定ジャンパSW

コンフィグレーションROM

コンフィグレーション用コネクタ２

コンフィグレーション用コネクタ１

リセット

図 3.1-1 概略部品配置図

図 3.1-2 ボード写真

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3.2 電源

本ボードは外部から 3.3Vを供給して使用します。また、2.5Vの I/O端子が必要な場合には

外部から 2.5Vを追加供給して使用します。（2.5Vの I/Oを使用しないときには 2.5Vの供給は

不要です。）

FPGA内部で使用する 1.2Vは本ボード上のレギュレータで生成され FPGAに供給されます。

本ボードでは I/O バンク 3 が本ボード上のジャンパー抵抗の接続を切り替えることにより

2.5Vの I/Oに切り替え可能な構造になっています。

・R10と R11の 0Ω抵抗の接続を変更して切り替えます。

バンク 3の I/O電圧 R10 R11

3.3V 実装 未実装

2.5V 未実装 実装

・出荷時は 3.3Vの接続状態になっています。

3.3 発信器

本ボード上にクロック用に使用する 25MHz と 32.768kHz の 2 種の発信器が搭載されてい

ます。

32.768kHzはボード上のジャンパ抵抗 R26を未実装とすることにより FPGAへの入力を止

めることができます。（出荷時は、R26 は実装状態となっています。すなわち FPGA に

32.768kHzが入力される状態となっています。）

また汎用 I/Oの一部の端子がクロック入力兼用ピンとしてクロック入力に使用できる構成と

なっておりますのでボード外部からクロック信号を入力することも可能です。

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3.4 コンフィグレーションモード切り替え用ジャンパ SW

本ボードは

１．外部から FPGA内部のコンフィグレーションメモリへ直接コンフィグレーションデータを

送りコンフィグレーションを行うコンフィグレーションモード

２．FPGA内部の不揮発性メモリ（NVCM）にコンフィグレーションデータを書き込みその不

揮発性メモリのデータによりコンフィグレーションを行うモード

３．本ボード上にあるFPGA外部のコンフィグレーション用ROM（シリアルフラッシュROM）

にコンフィグレーションデータを書き込み、その ROMデータにより FPGAのコンフィグレ

ーションを行うモード

の 3種のコンフィグレーションモードを切り替えることができます。

コンフィグレーションモードの切り替えはコンフィグレーションモード切り替え用ジャン

パ SW1（JP1）とコンフィグレーションモード切り替え用ジャンパ SW2（JP2）の切り替え

と、コンフィグレーションデータダウンロードケーブルとコンフィグレーション用コネクタの

間の接続の変更により行います。

各コンフィグレーションモードの接続の詳細は次項 3.5コンフィグレーションコネクタの項

目で説明します。

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3.5 コンフィグレーション用コネクタ

本ボード上には FPGAコンフィグレーション用データコネクタ１（CN3:6PIN）とコンフィ

グレーション用データコネクタ２（CN4:2PIN）の 2種類のコネクタが用意されています。

各コネクタの PIN番号と信号名の対応を下表に示します。

CN3:6PIN

PIN番号 1 2 3 4 5 6

端子名 SCK SI SO SS_B GND VCC

CN4:2PIN

PIN番号 1 2

端子名 CRESET_B CDONE

この上記 2 種類のコネクタと FPGA コンフィグレーションデータダウンロードケーブルの

接続およびコンフィグレーションモード切り替え用ジャンパ SW1,2 を下表、表 2.2-1 ボード

仕様一覧コンフィグレーション関係モード一覧の様に切り替えることにより 3.4項で説明した

3種のコンフィグレーションモードに対応できる構成になっています。

表 3.5-1表 2.2-1 ボード仕様一覧コンフィグレーション関係モード一覧

動作モード JP1 JP2 CN3 CN4

SCK SI SO SS_B CDONE CRESET_B

FPGA内部 CRAM

コンフィグモード

GND

(2,3)

OFF TCK TDO TDI ispEN INITN TRST

SPIフラッシュ書

込みモード

open ON

(1,2)

TCK TDI TDO ispEN INITN TRST

FPGA内部NVCM

書込みモード

GND

(2,3)

OFF TCK TDO TDI ispEN INITN TRST

SPIフラッシュか

らのコンフィグレ

ーション

open ON

(1,2)

(TCK) (TDI) (TDO) (ispEN) (INITN) (TRST)

FPGA内部NVCM

からのコンフィグ

レーション

VCC

(1,2)

OFF (TCK) (TDO) (TDI) (ispEN) (INITN) (TRST)

＊CN3のGND,VCCはそれぞれダウンロードケーブルのGND,VCCと接続する必要がありま

す。（SPI フラッシュからのコンフィグレーションのときと FPGA 内部 NVCM からのコンフ

ィグレーションモードのときを除く。これらのモードのときはVCC,GNDともにOPENでOK

です。）

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＊＊SPIフラッシュからのコンフィグレーションのときと FPGA内部NVCMからのコンフィ

グレーションモードのときの CN3,CN4端子は OPENで OKです。（上表のカッコ付きの信号

は OPENでよい。）

＊＊＊すでに FPGA内部の NVCMに書き込みが行われた後は NVCM へ新たなデータの書き

込みはできませんので注意してください。（内部NVCMはワンタイムメモリとなっています。）

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4 FPGAコンフィグレーション

表 3.5-1 コンフィグレーション関係モード一覧に示した各モードのコンフィグレーショモー

ドの動作について説明します。

4.1 FPGA内部 CRAM コンフィグレーションモード

１．Lattice Semiconductorが提供する Diamond Programmerソフトとコンフィグレ

ーションデータダウンロードケーブル(Lattice Semicondutor ispDOWNLOAD Cable

HW-USBN-2A)を使用して書き込みを行います。

２．Diamond Programmerを起動します。

３．Create a new blank projectをチェックして OKをクリックします。

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４．Device Familyをクリックして ice40を選択、Deviceをクリックして LP8Kを選択

します。

５．Operationをダブルクリックして CRAM Programingを選択し、コンフィグレーシ

ョン用.binデータを選択し OKをクリックします。

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６．この画面で Designタブから Programを選択します。

→FPGA 内部 CRAMへのコンフィグレーションが開始されます。

この画面を終了するときに設定を save するかどうか聞いてきますので、ファイル名を

入力して saveを行い終了します。（他のモードでも同様です。）

2回目以降は３．で Open an existing programmer projectを選択してプログラミング

を行うことができます。（このとき５．の状態が保存されますので、６．以降を行う形

となります。）

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4.2 SPIフラッシュ書込みモード

１．から４．までは 4.1と同じ操作です。

５．Operation をダブルクリックして SPI Flash Programing を選択し、コンフィグ

レーション用.binデータを選択します。

次に SPI Flashの型番を選択します。（この例ではMicron,SPI-M25P20,8-pin SOIC）

次に OKをクリックしてメイン画面に戻ります。

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６．この画面で Designタブから Programを選択します。

→基板上の SPI フラッシュへのコンフィグレーションデータの書き込みが行われます。

また同時に FPGA もコンフィグレーションされます。

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4.3 FPGA内部 NVCM 書込みモード

１．から４．までは 4.1、4.2と同じ操作です。

５．OperationをダブルクリックしてNVCM ProgramingModeを選択し、コンフィグ

レーション用.nvcm データを選択します。（このときは.bin データではなく.nvcm デー

タを使用します。）

６．この画面で Designタブから Programを選択します。

→FPGA 内部の不揮発性メモリ（NVCM）へのコンフィグレーションデータの書き込み

が行われます。また同時に FPGA もコンフィグレーションされます。

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4.4 SPIフラッシュからのコンフィグレーションモード

・ジャンパ SW、JP1と JP2を表 3.5-1に従って SPIフラッシュからのコンフィグレー

ションモードに設定します。

・電源投入または基板上の SW1の ON/OFFで SPIフラッシュからのコンフィグレーシ

ョンが行われます。

・すでにコンフィグレーションデータが書き込まれた SPIフラッシュからのコンフィグ

レーションモードのときは Programmerソフトを使用する必要はありません。

4.5 FPGA内部 NVCM からのコンフィグレーションモード

・ジャンパ SW、JP1と JP2を表 3.5-1に従って FPGA内部 NVCMからのコンフィグ

レーションモードに設定します。

・電源投入または基板上の SW1の ON/OFFで SPIフラッシュからのコンフィグレーシ

ョンが行われます。

・すでにコンフィグレーションデータが書き込まれた FPGA内部NVCMからのコンフ

ィグレーションモードのときは Programmerソフトを使用する必要はありません。

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5 付属資料

5.1 基板外形図

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5.2 基板回路図

U0 iCE40LP8K-CM81

E6/CDONEH6/CRESET_B

F7/IOB_108/SSG6/IOB_105/SDOG7/IOB_107/SCKH7/IOB_106/SDI

G4/IOB_81/GBIN5G5/IOB_103/CBSEL0

H1/IOB_54H4/IOB_82/GBIN4

H5/IOB_104/CBSEL1J1/IOB_55J2/IOB_56J3/IOB_57J4/IOB_70

B1/IOL_3AB2/IOL_2BC1/IOL_3BC2/IOL_2AC3/IOL_7B

D1/IOL_10AD2/IOL_7A

D3/IOL_13B/GBIN7E1/IOL_10BE2/IOL_13A

E3/IOL_14A/GBIN6E4/IOL_14BF1/IOL_22AF3/IOL_22BG1/IOL_24BG3/IOL_24A

A1/IOT_224A2/IOT_221A3/IOT_217A4/IOT_208A6/IOT_185A7/IOT_177A8/IOT_174

B3/IOT_218B4/IOT_211B5/IOT_188B6/IOT_183B7/IOT_180B8/IOT_170C4/IOT_198/GBIN0C5/IOT_197/GBIN1D5/IOT_212E5/IOT_214

A9/IOR_116B9/IOR_120C9/IOR_148D6/IOR_115D7/IOR_117D8/IOR_141/GBIN2D9/IOR_119E7/IOR_118E8/IOR_140/GBIN3 F8/IOR_113G8/IOR_114G9/IOR_112H9/IOR_111J8/IOR_109J9/IOR_110

A5/VCCIO0C6/VCCIO1H3/VCCIO3J5/VCCIO2H8/VCC_SPI

G2/VCC_PLL/IOL26AH2/GND_PLL/IOL26B

C7/VPP_FASTC8/VPP_2V5

J7/VCC_PLL0/IOB41J6/GND_PLL0/IOB36_GBIN4

D4/VCCE9/VCCF2/VCC

F4/GNDF5/GNDF6/GNDF9/GND

3.3V

1.2V

1.2V

open3.3V

D1MBR0520L

1 2

3 4

5 6

7 8

9 1011 1213 1415 1617 1819 2021 2223 2425 262728293031323334353637383940

U2 M25P20-VMN6

SDOSDI SCK WPN CSN HLDN

VCC

56317

8

2

VCC:8GND:4

GND 4

12

CRESET_B/TRSTCDONE/INITN

3.3V

SPI_VCC(3.3V)

R2110k

R2210k

SCK/TCKSI /TDISO/TDOSS_B/PROGGNDVCC

1 2

3 4

5 6

R1810k

3.3V

CN2 PH-2X40SG

CN1 PH-2X40SG

CN3

CN4

A1A2A3A4A6A7A8

B3B4B5B6B7B8C4C5D5E5

A9B9C9D6D7D8D9E7E8 F8G8G9H9J8J9

A5C6H3J5H8

G2H2

C7C8

J7J6

D4E9F2

F4F5F6F9

E6H6

F7G6G7H7

G4G5H1H4H5J1J2J3J4

B1B2C1C2C3D1D2D3E1E2E3E4F1F3G1G3

LED2

R2010k

3.3V 1.2V

C12,13,14,150.1uF

C16,17,18,190.1uF

R194.7k

1.2VR14 100 C7

0.1uFC610uF

INHN

GND

VCC

OUT

U3KC2520M C1XE

3.3VR44.7k

3.3V

1

2

4

3

2.5VR100

R110 未実装

1.2VR15 100

C810uF

C90.1uF

A3A4A6A7A8

B4B5B6B7B8

C5D5E5

A9B9C9D6D7D8D9E7E8 F8G8G9H9J8J9

A1A2

B3 G4G5H1H4H5J1J2J3J4

B1B2C1C2C3D1D2D3E1E2E3E4F1F3G1G3

A1A2B1B2B3C1C2C3

D1D2D3E1E2E3E4F1

F3G1G3G4G5H1H4H5

J1J2J3J4

A3A4A6A7A8A9B4B5

B6B7B8B9C5C9D5D6

D7D8D9E5E7E8 F8G8

G9H9J8J9

3.3V

GND

3.3V

1 2

3 4

5 6

7 8

9 1011

1213

1415

1617

1819

2021

2223

2425

2627282930313233343536373839402.5V

3.3V

GND

2.5V

C100.1uF

C1110uF

SENSE

MR

VDDGND

RESETCT

SW1tact

1.2V

R739k

C40.001u

C30.1u

CRESET_B

3.3V

R810k

U4TPS3808G01DBV

5

3

6214

1 2

3.3V

R951k

R34.7k

SW2tact

IN

GND

OUT

C21uF

LED1

R233k

3 2

1

C11uF

U1MCP1700-1202E/TT

3.3V

R20 未実装

R5100k

R6100k

1.2V

R10

R130 未実装

3.3V

C50.1u

C200.1uF

R120 未実装

R160

R170

名称　MS91501BDA日付　2016/06/02作成　megasys所属　メガシス㈱

C2110uF

C2210uF

IN

GND

OUT1 3

2

U5TLV117112DCY

C231uF

12

CLK

SPI_VCC(3.3V)

SPI_VCC(3.3V)

R2410k

GND

JP1

2

1

3

JP21

2

3.3V

VIO

GND

VCC

OUT

U6SG-3030 CM

3.3V

R250

1

2

4

3

3.3V

R260

C240.1u

R270

R280

CN1-CN4JP1,2SW1,2LED1,2C1-C24R1-R28

3.3V

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5.3 使用部品

MS91501BD部品表

NO 機能 数 型番 コメント

U0 FPGA 1 iCE40LP8K-CM81 Lattice Semiconductor

U1 Voltage regulator 1 MCP1700T-1202E/TT(SOT23) Micro Chip etc.

U2 Serial Flash 1 M25P20-VMN6(SO8) Micron etc.

U3 OSC 1 KC2520B C1XE(or KC2520C

C2XE) Kyocera etc.

U4 Reset 1 TPS3808G01DBV(SOT23) Texas Insturuments

etc.

U5 Voltage regulator

2 1 TLV117112DCY(SOT223)(予備）

Texas Insturuments

etc.

U6 OSC2 1 SG-3030CM EPSON etc.

SW1,2 Tact Switch 2 B3U-1000P Omron etc.

D1 Diode 1 MBR0520L(SOD-123) ON Semiconductor

etc.

LED1,2 LED 2 LHQ974(1608size) etc. Chip type LED赤

JP1 Jumper SW 3 2.54mm pitch 3PINx1列 Harwin etc.

JP2 Jumper SW 2 2.54mm pitch 2PINx1列 Harwin etc.

CN1,2 Connector 2 2x20=40PIN 2.54mm pitch 未実装

CN3 Connector 6 2.54mm pitch 6PINx1列 Harwin etc.

CN4 Connector 2 2.54mm pitch 2PINx1列 Harwin etc.

6 補足

弊社では FPGA 開発ツールおよび FPGA デバイスの内容についてのサポートは行ってお

りません。あらかじめご了承いただけますようお願いいたします。

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