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國立台灣科技大學電子工程系專題報告
以延遲鎖相迴路為核心之時間產生器
研 究 組 員 陳育煌 B9802229
指導教授 ： 陳伯奇 教授
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一、 摘要本研究使用 15 級延遲鎖相迴路(Delay Locked Loop、簡稱 DLL)以及 16
級延遲鎖相迴路構成 DLL 矩陣，組成高精度、低抖動之時間產生器，總共有15 X 16 = 240 個相位差，操作再 420MHz 的頻率下每波型間距(精度)為10ps，可應用在數位至時間產生器(Digital to Time Converter，DTC)裡做為核心電路，採用 TSMC 0.18um CMOS 1P6M 製程。
二、 研究動機在高科技領域裡，自動測試設備(Automatic Test Equipment，ATE)使
用非常廣泛，它的測試速度比人工快上好幾倍，主要可驗證大量積體電路的功能是否正確，測試內容包含積體電路的時序與功能、元件好壞、有無異常開路或短路、焊接正常與否。
為了驗證積體電路功能正確與否，必須產生適當的脈衝或時間延遲訊號到待測物接腳，此功能即為 數位至時間產生器(Digital to Time
Converter，DTC)[1]，數位至時間產生器經由數位控制訊號(Digital Control
Word)，選擇 DLL 矩陣的延遲相位，使輸出產生適當的脈衝或時間延遲訊號，並透過測試通道將此控制信號送至待測物，測試待測物的反應，再將結果與期望值比較，以斷定待測物的輸出結果是否正確，且能在額定時間內正常工作，而其中 DLL 矩陣為數位至時間產生器的核心電路。
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三、 設計流程
圖 1. 設計流程圖 1. 決定電路規格：本延遲鎖相迴路是要應用在精度 10ps 的時間產生器上，所
以電路的 jitter 應該小於 10ps，才符合規格。2. 電壓控制延遲線選擇低抖動的單端差動架構，要注意在 SS 及 FF 製程下輸
出波型相位要落後輸入波型 0.5T~1.5T，否則會誤鎖，在這邊也可以先做抖動測試，一定要在 10ps 內，否則整個 DLL 組起來抖動效能一定不符合。
3. 相位偵測器的精度也要在 10ps 內，否則抖動效能也會變差，而輸入跟輸出同相位時 UP、DOWN 還是要有相同脈波寬的訊號輸出，可以降低鎖相時的相位誤差。
4. 充電幫浦主要需達成充放電流匹配，鎖相時的相位差才不會嚴重偏移。5. 考慮電路佈局，為了使訊號損耗較小，盡量縮短訊號線走線，降低走線的
寄3
生效應。6. 進行 DRC、LVS、PEX 及後模擬驗證效能。
四、 類比式延遲鎖相迴路原理與簡介常見的延遲鎖相迴路主要由相位偵測器(Phase Detector，PD)、充電幫
浦(Charge Pump，CP)、迴路濾波器(Loop Filter，LF)以及電壓控制延遲線(Voltage Control Delay Line，VCDL)組成，電路架構[1]如圖 2。
圖 2. 類比式延遲鎖相迴路 其操作原理是將輸入參考訊號 Vref和電壓控制延遲線的回授訊號 Vo 經由
相位偵測器偵測出兩訊號的相位差，相位偵測器會根據Vo超前或落後 Vref 送出 DOWN 或 UP 訊號，再由充電幫浦將相位差轉換成電流 Icp對迴路濾波器做充電、放電的動作改變電壓控制延遲線的控制電壓(Vctrl)，調整延遲線的延遲時間，最後當 Vref和Vo 同相位時 DLL 達到鎖定狀態。類比式延遲鎖相迴路最大優點是相位鎖定較數位式準確，因為迴路濾波器
的輸出電壓(Vctrl)是連續的類比訊號，所以電路鎖定後的相位誤差較小，而最大的缺點是易受製成、電壓、溫度變異影響，而任何雜訊都會影響充電幫浦的充放電流大小，而數位式延遲鎖相迴路的控制電壓(Vctrl)是固定的，抖動小、鎖定快，但是相位誤差較大，類比式跟數位式的主要差別為控制電壓(Vctrl)的產生方法，數位式常用 SAR(Successive-Approximation Register)[1]來實現。所以在類比式延遲鎖相迴路裡設計一個穩定的充電幫浦非常重要，而佈局的時候可以加上一個保護環(Guard Ring)隔離外界與充電幫浦之間的雜訊。
五、 延遲鎖相迴路各區塊簡介及前模擬驗證5.1 電壓控制延遲線(VCDL)簡介及驗證
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電壓控制延遲線由一連串延遲級組成，每一級接到相同的控制電壓(Vctrl)，由控制電壓(Vctrl)，輸入訊號(Vref)經過每一級延遲級都會被Delay，而控制電壓(Vctrl)可以控制延遲級的輸入和輸出延遲大小，只要控制電壓(Vctrl)在某個特定值的話，Vref和Vo 將會相差一個相位，電路鎖定，參考圖 3 電路[2]。
圖 3.VCDL 電路圖 此電路以單端架構為基礎，加上差動概念，兩個延遲級共用同一組電流源，
M1、M3 組成第一級延遲級，M2、M4 組成第二級延遲級，Mp、Mn 控制充放電電流大小。
當第一級延遲級為充電狀態則第二級延遲級必為放電狀態，反之亦然，此時圖 3 的 A點與 B點的電壓不會劇烈變動，所以抵抗電源雜訊的能力較高，也因A點與 B點有穩定的電壓，IMn、Imp形成一個近似恆定的電流源，因此動態切換能量損耗 (dynamic switch power dissipations)較單延遲級還要低。因為充電幫浦的輸出(Vctrl)是單端的，所以需另外設計偏壓電路提供
Vbiasp、Vbiasn 適當的電壓，電路如下圖 4.(a)。
圖 4.(a) 加上偏壓電路的 VCDL 圖 4. (b)Iref 電路圖 5
圖中 Iref 是電壓控制電流元件，控制電壓為充電幫浦加迴路濾波器產生的Vctrl，當 Vctrl 上升，Vbiasp 下降、Vbiasn 上升，延遲時間縮短，反之亦然。圖 4.(b)是 Iref實際電路圖，當 Vctrl 為 0V 的時候 Iref=I2 電路延遲時間最長，
當 Vctrl 大於電晶體的切入電壓之後 Iref=I1+I2 延遲線的延遲時間縮短。而輸出電壓 Vout 相位允許範圍為 0.5 倍輸入訊號週期～1.5 倍輸入訊號週期，
此電路操作再 420MHz，其 0.5T～1.5T 為 1.19ns～3.57ns，若輸出相位不在這範圍內可能會造成誤鎖。圖 5 為電壓控制延遲線模擬圖，其中橫軸代表控制電壓(充電幫浦和迴路濾
波器的輸出電壓)，縱軸為輸出、輸入訊號的相位差，圖上共模擬了五個製程變異，而每個波型都在 1.19ns～3.57ns 這個區間內且一定要通過 2.318ns，波形有通過這一點代表延遲線能夠通過和輸入相位相差一個週期的地方(2.318ns)，否則相位無法鎖定。
圖 5 電壓控制延遲線模擬圖 ( 前模擬 )
5.2 相位偵測器簡介及驗證相位偵測器的設計著重的地方是死區的大小，在輸入訊號及回授訊號相位
相差極小時通常都會有一段無法正確動作的區域，稱為”死區”，死區大小會6
影響電路鎖相後的相位誤差，其原因為相位偵測器的輸出 UP 或 DOWN 還來不及打開充電幫浦的充放電開關就被重置了，使得充電幫浦不能對迴路濾波器充放電造成死區。參考下頁圖 6，相位偵測器的輸出 UP 還來不及到高電位就被重置了。
圖 6. 相位誤差極小時的輸出脈波訊號 為了解決上述問題，使得鎖相時的相位誤差不至於太大，本專題採用圖 7
電路，圖 7 由兩組半穿透暫存器(Half-Transparent Register，HT)及 NOR閘組成，紅色跟藍色分別代表一組半穿透暫存器，其中單組半穿透暫存器只能偵測單向相位誤差，故相位偵測器需要兩組半穿透暫存器組成雙向相位偵測，NOR閘是為了解決死區問題，輸出訊號經過 NOR閘的延遲使得輸入訊號就算和回授訊號同相位，UP、DOWN 還是會有一個工作週期相同的脈波，不會因為相位誤差太小馬上被重置，確保充電幫浦能正常工作，但是這樣一來就算延遲鎖相迴路相位鎖定之後不管是相位偵測器還是充電幫浦都會繼續運作，使功耗增加，所以在減少死區以及功率損耗之間須做取捨。
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圖 7. 相位偵測器電路圖
圖 8.(A)，為輸入相位超前回授相位，相位偵測器對充電幫浦送出 UP 訊號，使控制電壓(Vctrl)上升，延遲時間縮短。相反的圖 8.(B)送出 DOWN 訊號，延遲時間變長。而 8.(C)為鎖定之後輸出 UP、DOWN 為工作週期相同脈波，充電幫浦同時充電、放電，所以為了維持控制電壓(Vctrl)不變則充電幫浦的充放電電流一定要匹配，否則電路鎖定後會有很大的相位誤差。
輸出相位落後 輸出相位超前 同相位
圖 8.(A) 圖 8.(B) 圖 8.(C) 右圖 9 為死區模擬圖，橫軸為輸入訊號和回
授訊號的相位差，縱軸為充電幫浦對迴路濾波器的平均充放電電流。從圖上可以看出當相位差很小時充放電電流還是呈現線性增加/減少，幾乎沒有死區問題，這樣一來可以減少電路鎖相時候的相位誤差。而當相位差相差一個週期時(相差2.38ns)充放電電流相等，不會改變迴路濾波器電壓，延遲鎖相迴路相位鎖定。
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圖 9. 死區模擬圖 5.3 充電幫浦、迴路濾波器簡介及驗證
充電幫浦主要功能是將相位偵測器偵測出的相位差轉成電流訊號，對迴路濾波器充放電，產生類比電壓控制延遲線的延遲時間，設計時應注意電流匹配還有輸出電壓最大擺幅範圍。充電幫浦電路圖[3]參考圖 10，輸出電流 Icp = Iup - Idown，而 Ibias= Iup=Idown，所以 Ibias 決定了電路充放電電流大小，如果電流太小的話鎖定時間變長，電流過大則抖動效能變差、功耗也變大，所以 Ibias應取一個折衷的適當值。為了電流能正確複製，所以 M10、M11 應該操作再主動區，當 Vp 電壓設計較高、Vn 電壓設計較低，使電晶體 M10、M11 能操作再飽和區的範圍較大，如此輸出電壓(Vctrl)可以操作的範圍也會比較寬，而為了減少通道長度調變效應對充放電電流大小的影響，造成電流不匹配，會將M10、M11 的晶體長度(Length)設計較大，MC1、MC2 是為了降低開關切換時的時脈匯通(Clock feed-through)對Vn、Vp 的影響(會造成電流突波)，電晶體M13、M15 則可降低電荷分享(Charge sharing)、電荷注入(Charge Injection)對Vctrl 的影響。
圖 10. 充電幫浦電路圖 迴路濾波器為一個低通濾波器，可以將高頻的部分濾掉並保留低頻的部分，
以防止電晶體 M12、M14切換時產生的高頻電流突波，再由低頻電流在迴路濾波器積分產生 Vctrl 以控制電壓控制延遲線產生適當的延遲時間，電路參考圖11。
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圖 11. 迴路濾波器 圖 12. 充放電模擬 圖 12 為充電幫浦加上迴路濾波器的前模擬圖，圖中縱軸為電流大小，藍色
充電電流、紅色是放電電流，UP、DOWN 在 4ns 時同時開啟充電幫浦的充放電電流，其兩電流相減為充電到迴路濾波器的電流 Icp。
圖 13. 充電幫浦電流匹配 圖 13 的橫軸為控制電壓(Vctrl)，縱軸為充放電電流的差值，即 Icp，當
Vctrl太低時充電幫浦的 M11(參考圖 10)即進入三極體區，使得電流無法正確複製造成電流不匹配，如此延遲鎖相迴路將無法鎖定相位，會有一個很大的相位誤差，同樣的 Vctrl如果太高 M10(參考圖 10)也會進入三極體區。參考圖 13 的結果，可以知道當充放電電流匹配時大約是在 Vctrl = 0.4V～1.3V 之間，設計電路時要格外小心不能讓Vctrl超出這個範圍，否則電路誤動作，所以電壓控制延遲線的控制電壓(Vctrl)也會被限制在這個區間。
六、 16 級延遲鎖相迴路佈局及後模擬驗證6.1 電路佈局晶片佈局時，須考量製成變異可能影響電路的特性，為了避免電路因參雜、
溫差的影響，造成元件不匹配，因此佈局時採用同重心(Common Centroid)布局10
技巧使電路特性不至於與前模擬相差太多，而相位偵測器、充電幫浦盡量採對稱方式佈局，針對較敏感的元件如充電幫浦、電壓控制延遲線的外圍加上保護環(Guard Ring)以隔離雜訊，防止電路因雜訊造成抖動增加。
當電路佈局完成後，以 Calibre軟體驗證 Design Rule Check(DRC)、佈局與電路比對(Layout Versus Schematic，LVS)以及佈局圖的雜散電阻與電容萃取(Parasitic Extraction，PEX)之後在進行後模擬(Post-Simulation)驗證，下圖 14 是延遲鎖相迴路佈局圖，電路面積大小為 0.216*0.112 mm2。
圖 14.16 級延遲鎖相迴路佈局圖 6.2 延遲鎖相迴路後模擬
TT FS SF
FF SS
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圖 15. 延遲鎖相迴路相位鎖定情形 (Post-sim.) 從圖 15 可以知道 16 級延遲鎖相迴路在五個製程變異下都可以正常工作，
而要知道實際的相位誤差、抖動量則可以將每個輸出方波以週期為單位切開再疊起來，如下頁圖 16，藍色為輸入訊號，紅色為鎖相迴路鎖定相位輸出重疊後得到的圖，綠色為迴路濾波器產生的鎖定電壓(Vctrl)，從圖上結果將最大相位誤差、抖動(峰對峰值)效能做成下面表 1 。
TT FS SF
SS FF
圖 16.16 級延遲鎖相迴路抖動 / 相位差圖 (Post-sim.) 模擬結果
製程 TT FS SF SS FF供應電壓 1.8V 1.8V 1.8V 1.8V 1.8V
操作頻率 420MHz 420MHz 420MHz 420MHz 420MHz
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最大相位誤差 4ps 12ps 9ps 9ps 6ps抖動(p-p) 7ps 9ps 7ps 5ps 11ps鎖定電壓(Vctrl) 0.77V 0.67V 0.87V 1.3V 0.52V
表 1. 最大相位誤差和抖動比較圖 (Post-sim.)
0 OC 40 OC 80 OC
圖 17. 溫度變異模擬圖 (Post-sim.)
模擬結果製程 TT TT TT溫度 0 OC 40 OC 80 OC
操作頻率 420MHz 420MHz 420MHz最大相位誤差 6ps 4ps 6ps
抖動(p-p) 8ps 7ps 5ps鎖定電壓(Vctrl) 0.7V 0.81V 0.98V
表 2. 溫度變異模擬結果列表 (Post-sim.) 供應電壓=1.62V 供應電壓=1.8V 供應電壓=1.98V
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圖 17. 供應電壓 ± 10% 模擬 (Post-sim.)
模擬結果製程 TT TT TT
供應電壓 1.62V 1.8V 1.98V操作頻率 420MHz 420MHz 420MHz
最大相位誤差 6ps 4ps 10ps抖動(p-p) 11ps 7ps 10ps鎖定電壓(Vctrl) 0.99V 0.77V 0.66V
表 3. 供應電壓 ± 10% 模擬比較表 (Post-sim.)
從表 1 到表 3 可以看出 16 級延遲鎖相迴路在製程變異、溫度變化、供給電壓±10%變化下都可以正常工作。
[5] [6] [7] This work
製程 0.18μm CMOS 0.35μm CMOS 0.18μm CMOS 0.18μm CMOS
供給電壓 X 1.5V 1.8V 1.8V
操作範圍 45.5MHz~57.3MHz 140MHz~260MHz 50MHz~150MHz 420MHz
鎖定時間 14clock periods 10 clock periods 2μs@100MHz ~600ns
抖動(p-p) 19.8ps 24.4ps@250MHz 58p@100MHz 7ps
250MHz
15mW@100MH
z1.01mW
面積(mm2) 0.69*0.073 0.075*0.075 0.327*0.116 0.216*0.112
表 4. 電路性能比較 表 4 可以得知本專題的延遲鎖相迴路無論在抖動效能、功耗、面積都不亞
於其他其它 papers，鎖定時間較長則是類比式延遲鎖相迴路和數位式延遲鎖相迴路本質上架構不同，雖然數位式的鎖定時間較短，但鎖相時的相位誤差會比類比式大。
功耗較小的原因可能為本專題的充電幫浦充放電電流較小的緣故，只設計在 6μA，雖然電流設計較小可以節省功率、減小抖動，但是相對的電路鎖相時
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間也會變長，所以在功率消耗及鎖相時間必須要做取捨(Trade off)。
七、 以 DLL 矩陣為核心之時間產生器7.1 以 DLL 矩陣為核心知時間產生器簡介及前模擬
DLL 矩陣[4]為數位至時間轉換器用來產生細級(Fine)時序的元件，本架構採用 15 X 16 級延遲鎖相迴路產生 240 個相位，架構參考下頁圖 18.(a)，圖中 φ代表相位偵測器、充電幫浦、迴路濾波器。以此 DLL 矩陣架構可以將 CLK 的週期(Tclk)劃分成 Tclk/15、Tclk/16兩種延遲刻度，而有效解析度 ΔT 為：ΔT = Tclk/(15X16)，根據上面算式可得到工作在 420MHz 時的有效解析度(ΔT)為10ps，而有效解析度(ΔT)也可稱為 LSB(Least Significant Bit)。
為了清楚DLL 矩陣如何切割相位，參考下頁圖 18.(b)以 3 級 DLL和 4 級DLL 構成的矩陣、Tclk 為 120ps 做例子，3 級 DLL 將 120ps劃分成 3 個相位，每個相位間距為 40ps，4 級 DLL 將 120ps劃成 4 個相位，每個相位 30ps，總共將 120ps分成 4X3=12 個相位，每個相位的相對延遲時間為 10ps。
圖 18.(a) 圖 18.(b)
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圖 19.DLL 矩陣輸出波型圖 (Pre-sim.) 圖 19 為 15 X 16 DLL 矩陣每一個節點輸出波型圖，為了方便觀察，上圖
只列出 86 個相位，而實際上共 240 個相位，每相位間相差 10ps，用來提供數位至時間轉換器做為參考相位。7.2 線性度模擬 圖 20.(a)為相位順序(ex.第一個相位、第二個相位...etc.)對相位差的轉移
函數，理想上相位差如果是線性的話則每個相位之間的差距應該為 10ps，但實際電路並非如此，因此須定義出一個新的參數做為線性度的依據。7.2.1 差分非線性誤差(Differential Nonlinearity，DNL)
DNL 指的是實際相位差和理想相位差之間的差值，如實際相位差正好是 1 LSB 的話則 DNL就等於零，所以 DNL越小越好，大小以 1LSB 做為單位，公式如下[8]：
DNL ( i )=(T i+1−T iLSB
−1)，其中 Ti 為第 i 個相位差。下頁圖 20.(b)為本時間產生器的 DNL 模擬圖，誤差為-2.8LSB~0.14LSB。7.2.2 積分非線性誤差(Integral Nonlinearity，INL)
INL 是指實際時間產生器的轉移函數偏離理想時間產生器的轉移函數的程度，所以 INL 可以從實際轉移函數圖與理想轉移函數圖之間的差異看出，公式如下[5]：
INL (i )=∑j=0
i
DNL( j)
圖 20.(c)為本時間產生器的 INL 模擬圖，誤差為-4.6LSB~0.01LSB。
圖 20.(a) 圖 20.(b) 16
0 25 50 75 1001251501752002250
500
1000
1500
2000
2500
Ti
me(ps)
相位順序 0 22 44 66 88 110132154176198220
-0.5
-0.3
-0.1
0.1
0.3
0.5
DNL
相位順序
LSB
圖 20.(c)
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大學電子工程研究所碩士論文,July.2011.[2]Kuo-Hsing Cheng, Wei-Bin Yang,“A low power, wide operating
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[6]You-Jen Wang, Shao-Ku Kao, and Shen-Iuan Liu, “All-Digital Delay-17
0 22 44 66 88 110132154176198220
-0.5-0.4-0.3-0.2-0.1
00.10.20.30.40.5
INL
相位順序
LSB
Locked Loop/Pulsewidth-Control Loop With Adjustable Duty Cycles,” IEEE Journal of Solid-State Circuit, vol. 41,no.6,pp. 1262-1274,June.2006.
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