2012-01-02 ihs2 seminar 05 - technische universität ilmenau · 2017-11-05 · januar 2012 38...

Prof. Dr.-Ing. habil. Andreas Mitschele-ThielIntegrated HW/SW Systems Group

Self-Organization05 January 2012 1

Integrated Communication Systems Grouphttp://www.tu-ilmenau.de/ics/

IHS2 Seminar2. Januar 2012

IHS2 Seminar

CFG

Steffen Ostendorff

Zusebau, R2078, Tel: -1788

Integrated Communication Systems Group http://www.tu-ilmenau.de/ics/

IHS2 Seminar2. Januar 2012 2

Wiederholung CFG



CFG – Aufgabe 1

1 program {

2 output (1,2);

3 tmp := input;

4 if tmp == 0 {

5 i := 1;

6 a := 2; }

7 else {

8 done := false;

9 loop {

10 tmp := tmp-1; }

11 until tmp = 0 }

12 output (3,3);

13 }

Das Programm ist in Pseudocode geschrieben.



CFG – Aufgabe 1



Aufgabe 1 CFG – Lösung

tmp = 0

2

3

4

5

6

8

else

10

11

tmp<> 0

tmp = 012





IHS2 Seminar

Realisierungsmöglichkeiten Multiplexer

Steffen Ostendorff




Multiplexer – Grundlagen

• Multiplexer– Dient zur Auswahl von Eingängen

– n Eingänge werden auf einem Ausgang abgebildet

– Die Eingänge können Werte darstellen, ‚Datenkanäle‘ oder andere Signale



Multiplexer – Grundlagen

Multiplexer carry chain

Multiplexer FX Leitungen

diverse weitere Multiplexer

Diese Multiplexer werden jedoch oft nur als Teil bestimmter Funktionen (z.B. Addierer) verwendet. Sie stellen nicht die Grundelemente für die Realisierung von Multiplexerndar.



Multiplexer – 2er Mux – VHDL Beschreibung

Multiplex-Schalter

Multiplexer-eingänge

Multiplexer-ausgänge

Multiplexer



Multiplexer – 2er Mux – RTL Schematic



Multiplexer – 2er Mux – Technology Schematic



Multiplexer – 4er Mux – VHDL Beschreibung



Multiplexer – 4er Mux – Technology Schematic

2:1 Multiplexer im LUT

2:1 Multiplexer im LUT

2:1 Multiplexer in Multiplexer HW



Multiplexer – 4er Mux – FPGA Editor View



Multiplexer – Beschreibungsformen

• 5 Varianten– _______________

– _______________

– _______________

– _______________

– _______________

• Vorschläge…



Multiplexer – Beschreibungsformen

• 5 Varianten– if Anweisung

– case Anweisung

– when Anweisung

– über direkte Selektion

– über Wertetabelle

• if / case Anweisung– innerhalb eines Prozesses

• when Anweisung– außerhalb eines Prozesses

• Umsetzung der gleichen Funktionalität– getakteter 8 zu 1 Muxer

• direkte Selektion– beides möglich



if Anweisung (v5_00)

• If Anweisung im Prozess

• Multiplexer wird vom Synthesetool erkannt

• Beschreibungsform nur mäßig übersichtlich

• If Anweisung bietet sich für kleine Muxer an



case Anweisung (v5_10)

• case Anweisung im Prozess


• Beschreibungsform etwas übersichtlicher

• Beschreibungsform bietet sich z.B. fürstate machines an.



when Anweisung (v5_20)

• when Anweisung außerhalb des Prozesses


• Beschreibungsform sehr übersichtlich gestaltbar

• Signal vor und hinter dem FF sind getrennt mit Namen versehen und dadurch später z.B. beim Debuggen gut wiederzufinden

• Beschreibungsform bietetsich für große Multiplexeran

• oder für Beschreibungen,wo die Signale vor und hinter dem FF vonBedeutung sind und weiterverwendet werden sollen



Über direkte Selektion (v5_30)

• direkte Selektion innerhalb des Prozesses


• Beschreibungsform sehr kompakt

• jedoch nur mit Übung einfach lesbar

• Beschreibungsform bietet sich für einfache Funktionen mit vielen Signalen an

• Problematisch ist der Fall, wenn nicht alle Belegungen von SWITCH in MUXER_IN vorhanden sind



Umsetzung Technology Schematic

• Identisch beiallen vierVarianten

• Es werden 4LUT benötigt

• in diesem Beispielergeben alleVarianten eine gleichwertigeUmsetzungin HW !!!



Wertetabelle (V5_40)

• Umsetzung über Wertetabelle liefert gleiches Verhalten

• jedoch werden 5statt 4 LUTbenötigt.

• wird vom Synthese-tool nicht alsMultiplexer erkannt.



Umsetzung RTL Schematic (v5_40)

• andere Umsetzung

• benötigt mehr Ressourcen

• Synthesetool kannMuxer nicht erkennen





IHS2 Seminar

Scheduling

Steffen Ostendorff




Scheduling – Wiederholung

• Verteilen von Aufgaben auf Prozessoren (oder HW)

• Nach Vorgaben bestimmter Prioritäten

• Ziel: minimale Ausführungszeit unter Berücksichtigung der Prioritäten und Abhängigkeiten

• Beispiel 1: Prozesse mit einem ‚kleineren‘ Buchstaben (A<B) haben eine höhere Priorität. Die Ausführungszeiten sind angegeben.

Die Prioritäten werden nur berücksichtig, wenn zwei Prozesse gleichzeitig gestartet werden können. Ist nur ein Prozess bereit, wird dieser unabhängig von seiner Priorität gestartet. Ein einmal gestarteter Prozess wird nicht unterbrochen.



Scheduling – Beispiel

• Ausführungszeiten– A: 3

– B: 2, C: 4: D: 1

– E: 2, F: 7

– G: 3

– H: 4

– I: 1, J: 3

– K: 2

• Aufgabe (Prioritäten und Abhängigkeiten sind zu berücksichtigen):– Berechnen Sie für alle vier vorhergehenden Aufgaben zusätzlich die Auslastung der

Prozessoren, sowie die ‚Response Time‘ für Task F (also wie lange es vom Start

des Prozesses A dauert, bis F abgeschlossen worden ist).

– 1. Ordnen Sie die Aufgaben (Task A..K) einem Prozessor zu.

– 2. Ordnen Sie die Aufgaben zwei Prozessoren zu, so dass die gesamte

Ausführungszeit möglichst minimal wird.

– 3. Ordnen Sie die Aufgaben drei Prozessoren zu.

– 4. Wie verändert sich das Verhalten, wenn D und F eine höhere Priorität haben

als B und C und zwei Prozessoren verwendet werden?

A

E

C DB

F

G

H

I J

K



Scheduling – Beispiel – Lösung 1

• Aufgabe 1: (32 Einheiten)

– Ausführungsdauer: 32 Einheiten

– Auslastung: 100%

– Response Time F: 19 EinheitenA

E

C DB

F

G

H

I J

K

DCBAP1 E F G H I J K



Scheduling – Aufgabe 2

A

E

C DB

F

G

H

I J

K

• Aufgabe 2: (____ Einheiten gesamte Abarbeitungszeit)

• Response Time für Task F: ____ Einheiten

• Auslastung der Prozessoren

• Beide Prozessoren zusammen:

• Prozessor 1:

• Prozessor 2:

P1

P2




A

E

C DB

F

G

H

I J

K

• Aufgabe 3: (____ Einheiten gesamte Abarbeitungszeit)




• Prozessor 1:

• Prozessor 2:

• Prozessor 3:

P1

P2

P3




A

E

C DB

F

G

H

I J

K

• Aufgabe 4: (____ Einheiten)




• Prozessor 1:

• Prozessor 2:

P1

P2




• Aufgabe 2: (22 Einheiten) A

E

C DB

F

G

H

I J

K

DBAP1 F H

J

K

CP2 E G

I





A

E

C DB

F

G

H

I J

K

BAP1

G

H I K

CP2 E

DP3 F

J






• F wird zwei Einheiten früher bearbeitet, während die gesamte Bearbeitung um 1 Takt verzögert wird

A

E

C DB

F

G

H

I J

KB

AP1 G H I K

CP2 E

D F

J

DBAP1 F H

J

K

CP2 E G

I



Scheduling – Beispiel – Auslastung/Response

• Auslastung ist das Verhältnis von genutzter Rechenzeit aller Prozessoren zur gesamten Rechenleistung im betrachteten Zeitraum

– Beispiel 1: 32 / 32 = 100%

– Beispiel 2: (20+12) / (2*22) = 73%

– Beispiel 3: (12+12+8) / (3*21) = 51%

– Beispiel 4: (21+11) / (2*23) = 70%

• Response Time des Prozesses F– Beispiel 1: 3+2+4+1+2+7 = 19

– Beispiel 2: 3+2+1+7 = 13

– Beispiel 3: 3+1+7 = 11

– Beispiel 4: 3+1+7 = 11

• Fazit (Vergleich Beispiel 2, 3 und 4)– Durch den überlegten Einsatz von Prioritäten kann die Response Time für einen Task (hier F)

bei ähnlicher gesamter Abarbeitungszeit reduziert werden, ohne (wie bei Beispiel 3) dass extra HW notwendig ist. Die gesamte Abarbeitungszeit steigt in diesem Fall geringfügig (1 Einheit).





IHS2 Seminar

Timingconstraints und -analyse

Steffen Ostendorff




Timingconstraints

• Wozu benötigen wir diese?– Damit geprüft werden kann, ob bei der gewählten Platzierung und Verdrahtung

alle Signale rechtzeitig ihr Ziel erreichen

• Was muss/kann ‚constrained‘ werden? (Auszug)– Interne Taktgeschwindigkeit für ein oder mehrere Takte

– I/O Geschwindigkeit

– Logik, die mehr als einen Takt benötigt

– Pad zu Pad

– Pad zu Logik / Logik zu Pad Timing

• Timinganalysen können sehr komplex sein– Hier nur eine sehr kurze Einführung.

– Mehr auf den Webseiten der Hersteller von FPGAs



Timingconstraints – Übersicht

D Q D Q

1 levelof logic

1 levelof logic

1 levelof logic

I/O Speed type 1

CLK & CESpeed

I/O Speed type 2

2 levels of logic



Timingconstraints – Übersicht

• „Period“ constraint– Für die Berechung von Laufzeiten zwischen FF (siehe CLK & CE Speed)

– Setup Berechnung• Fehler treten auf, wenn Daten sich am Ziel FF ändern, bevor der Takt eintrifft

– Hold Berechnung• Fehler treten auf, wenn Daten sich am Ziel FF ändern, nachdem der Takt eintrifft

• „Offset in“ constraint– Spezifiziert interne Datenverzögerungen von einem Pin zu einem FF mit Bezug

auf einen Takt (siehe I/O Speed type 1)

• „Offset out“ constraint– Spezifiziert interne Datenverzögerungen von einem FF zu einem Pin mit Bezug

auf einen Takt (siehe I/O Speed type 2)



Timingconstraints – Bespiel 1 (Xilinx)

Quelle: Xilinx



Timingconstraints – Beispiel 1

Quelle: Xilinx



Timingconstraints – Beispiel 2 (Lattice)

FF

PLL108 MHz 216 MHz

FF

Pin

16 Bit Daten

2x8 Bit Daten




erreichte Setupzeit

betroffenes Signal

Anteile der Laufzeit




Details zur erreichten Setupzeit

Signallaufzeit

weitere Laufzeiten (siehe nächste Folie)




1.160ns




1.58

2 ns

(Routing von letzter Seite)1.160ns




Taktnetzwerk LCLK2_c

Einspeisung LCLK2_c am Pad D14 Ziel FF am Position Row64, Column133

Laufzeit des TaktesEinspeisung bis Ziel:3.866ns




Position der PLL

Signallaufzeit von Pad D14 bis PLL:0.459ns + 3.545ns = 4,004ns




Nahaufnahme der PLL: Eingang des Taktes LCLK2_c




Nahaufnahme der PLL: Ausgang sfDVI_CLK sowie PLL Feedback-Eingang




(2) … zum Taktnetzwerk und …

(1) Pfad von der PLL …

(3) … zum Ziel FF. Gesamtlaufzeit des Taktes 1.320ns




Feedback compensation: 1.419ns

(1) Direkter Pfad von der PLL zum Taktnetzwerk …

(2) … und wieder zurück zur PLL(über „normale“ Routingressourcen)



Timingconstraints – Aufgabe (Xilinx)

• Berechnen Sie die maximale Taktfrequenz für folgende getaktete Schaltung:– Es handelt sich um einen 4zu1 1-Bit getakteten Multiplexer. svINx sind die Eingänge, svOUT0 der Ausgang.

– Bestimmen sie den Slack für die angegebenen Pfade.(Die Berechnung gilt nur innerhalb einer Taktdomaine)

– Die Hold Zeiten sowie andere müssen nicht berücksichtigt werden.

– Lediglich die Setup Zeiten sind für die Berechnung der maximalen Taktfrequenz zu betrachten.

• Folgende Zeiten sind zu verwenden (Werte siehe nächste Seite):– FDC (tcko) (Laufzeit am Ausgang eines Slices (siehe unten [Quelle: Xilinx Datenblatt Spartan-3A DSP]))

– net (Laufzeit zum LUT, der das eigentliche Muxing durchführt)

– LUTx (Laufzeit im LUTx

– Clock path skew (Laufzeiten des Taktes zu den unterschiedlichen Punkten im Taktnetzwerk)

– Clock uncertainty (Unsicherheiten des Taktes)

• Anmerkung: Die Aufgabe ist gegenüber der maximalen Taktbestimmung in einer realen Schaltung stark vereinfacht, da einige Zeiten nicht berücksichtigt werden!



Timingconstraints – Aufgabe

• Im nächsten Abschnitt verwendete Begriffe und Werte:– Requirement = 5.000 ns (Geforderte Laufzeit, die eingehalten werden muss).

– Data Path Delay (Summierte Laufzeit des Datenpfades).

– Clock Path Skew (Laufzeitunterschiede des Taktes zwischen dem Quell- und Ziel-FlipFlop). Dieser Wert ist negativ, wenn der Takt erst am Ziel-FF und an am Quell-FF ankommt.

– Die maximal erreichbare Frequenz berechnet sich aus 1/Maximum der LaufzeitHierbei ist die gesamte Laufzeit gemeint. Also (data path – clok path skew + uncertainty).

• Weitere Erläuterungen:– Die unterschiedlichen Werte für FDC sind dadurch

begründet, dass es sich um unterschiedlichpositionierte Slices (blau) handelt.Die beiden ‚oberen‘ Slices in den CLBerreichen 580 ps, die ‚unteren‘ 676 ps.Der genaue Grund hierfür ist jedoch unklar.




• Weitere Erläuterungen:– Die unterschiedlichen Skewwerte berechnen sich aus der Position der Slices. Wie unten zu

sehen ist, ist der Weg des Taktes (rot) zum obersten Slice (einzelnes blaues Kästchen) etwas länger als zu den anderen vier Slices. Dies ergibt eine Differenzvon 3 ps in der Laufzeit des Taktes.

– Die Werte FDC, net und LUT3 zusammenergeben den ‚data path delay‘.



Timingconstraints – Teilbeispiellösung

• Detaillierte Darstellung der Timingberechnung für IN0




• Slack = (requirement - (data path - clock path skew + uncertainty))

• für IN0:– FDC (tcko): 580 ps

– net : 463 ps

– LUT3: 1097 ps

– Clock path skew: -7 ps


– net : 352 ps

– LUT3: 1097 ps



– net : 404 ps

– LUT3: 1097 ps



– net : 448 ps

– LUT3: 1097 ps


FF FF

Clkclock path delay

data path delay



Timingconstraints – Lösung

• für IN0:– FDC (tcko) + net + LUT3 = (580+463+1097) ps = 2140 ps

– Slack = 5 ns – (2140 ps + 7 ps + 0 ps) = 2,853 ns







• Das Signal IN1 begrenzt aktuell die maximale Taktfrequenz auf 457,875 MHz.




• Erläuterungen:– Zusätzlich zu den

Beschränkungen durchdie Laufzeiten gibt esweitere Faktoren,die die maximaleFrequenz der Schaltungim FPGA bestimmen.Im folgenden sinddrei Beispiele genannt.Diese entstammen alledem Datenblatt desSpartan 3A DSP vonXilinx.

• Ftog max. 667 MHz

• Fbufg max. 334 MHz

• Fmax max. 250 MHz

• alle Werte sind für denSpeedgrade 4 gültig.




• Ergebnisse aus der Übersicht des Synthesetools

• Ergebnisse aus der detailliertenTiminganalyse

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