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Prof. Dr.-Ing. habil. Andreas Mitschele-ThielIntegrated HW/SW Systems Group

Self-Organization19 November 2013 1

Integrated Communication Systems Grouphttp://www.tu-ilmenau.de/ics/

IHS2 Seminar19. November 2013

IHS2 Seminar

Jorge MezaZusebau R2082, Tel: -4128

Integrated Communication Systems Group http://www.tu-ilmenau.de/ics/

IHS2 Seminar19. November 2013 2

Inhalt des Seminars

• Heute– Entwurfsprozess

• Designphase

– Beschreibung von Zustandsautomaten• Moore• Mealy

– State Charts• OR states• AND states• Praktische Aufgabe





IHS2 Seminar

Entwurfsprozess - Design




Entwurfsprozess – Wiederholung

Analysis

Design

Implementation

Integration

Maintenance

Wasserfall Modell



Design

• Architectural Design (Top-level Design)– System in überschaubare Einheiten

(Module) zerlegen– Definition von Schnittstellen

• Detailed design (Module design)– Beschreibung der Modulfunktionen

(Algorithmus)

• Implementation Design– Beschreibung der Modulfunktionen

unter Berücksichtigung der gewählten Umsetzung

Design

Detailed design

Architectural design

Implementation design



Fahrstuhlmodell (Wiederholung)

• 4 Stockwerke– Ruftasten für mögliche

Richtungen– Richtungsanzeiger

• Fahrstuhlsteuerung– Ebenenwahl– Nothalt/Alarm

• Für die Aufgabe nicht genutzt– Überlast / Richtung /

Langsam



Übungsaufgaben (Designphase)

1. Top-level Design für Fahrstuhlansteuerunga. Definition der Module (Wie kann / soll die Funktionalität aufgeteilt werden?)

b. Interface zwischen den Modulen (Wie werden die Module wieder miteinander verbunden? Welche Schnittstellen gibt es?)

2. Funktion der Module beschreiben (Algorithmus)– Was genau sollen die definierten Module machen? Wer ist für

was zuständig?

3. Funktion der Module beschreiben unter Berücksichtigung der gewählten Umsetzung– Berücksichtigt z.B. Art der gewählten Automatenbeschreibung,

physikalische Eigenschaften der Sensoren und der Aktoren





IHS2 Seminar

Realisierung von Automaten in VHDLMoore vs. Mealy




Moore- und Mealy-Automat (Wiederholung)

• Moore-Automat

A=[X,Y,Z,δ,μ]

δ : aZ x X nZμ : aZ Y

• Mealy-Automat

A=[X,Y,Z,δ,λ]

δ : aZ x X nZλ : aZ x X Y

δ μX Yτ

aZ

nZδ

λX Yτ

aZ

nZ

• Umsetzung von Automaten (Wiederholung)– Moore

• Ausgang abhängig vom Zustand

– Mealy• Ausgang abhängig vom Zustand und den Eingängen



Darstellung Moore- / Mealy-Automat

• Ein einfaches Beispiel (Moore)– Bei Button B0 sollen alle LEDs

leuchten– bis B1 gedrückt wird– B2 setzt das System zurück

VGA_Project_v4_00

• gleiche Funktion (Mealy)

VGA_Project_v4_10

A BL

C

B0

B1B2

A B

C

B0 /L

B1B2

nB1/LnB1

nB2nB2

nB0 nB0



1. Entwerfen Sie ein endlicher Automat, der erkennen soll, ob die Bitfolge „1011“ vorkommt.a. Erstellen Sie die Zustandsdiagramme für die zwei Automatenmodelle (Moore

und Mealy).*Eingang: sfSwitch *Ausgang: svLed(0)

b. Was fällt auf? Was für Vorteile bzw. Nachteile bringt dies?

sfSwitch 1011011

svLed(0) 0001001

Beispiel:

Übungsaufgaben (Automaten)



Umsetzung Moore-AutomatVGA_Project_v4_02

PROCESS Deklaration mit CASE Anweisung(Zustände + Zustandsübergangfunktion)

WHEN‐ELSE Anweisung(Ausgabefunktion)



Found finite state machine <FSM_0> for signal <stState>.‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐| States | 5 || Transitions | 10 || Inputs | 1 || Outputs | 1 || Clock | CLK (rising_edge) || Reset | RST (positive) || Reset type | asynchronous || Reset State | z0 || Power Up State | z0 || Encoding | user || Implementation | LUT |‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐Summary:

inferred 1 Finite State Machine(s).Unit <VGA_Project_v4_02> synthesized.

Selected Device : 3s50aft256‐5

Number of Slices: 2 out of 704 0% Number of Slice Flip Flops: 3 out of 1408 0% Number of 4 input LUTs: 3 out of 1408 0% Number of IOs: 21Number of bonded IOBs: 11 out of 144 7% Number of GCLKs: 1 out of 24 4%

Ressourcen Moore-Automat



δ μX Yτ

aZ

nZ

RTL Schematic Moore-Automat

μ



Umsetzung Mealy-AutomatVGA_Project_v4_03

PROCESS Deklaration mit CASE Anweisung(Zustände + Zustandsübergangsfunktion)

WHEN‐ELSE Anweisung(Ausgabefunktion)



Found finite state machine <FSM_0> for signal <stState>.‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐| States | 4 || Transitions | 8 || Inputs | 1 || Outputs | 1 || Clock | CLK (rising_edge) || Reset | RST (positive) || Reset type | asynchronous || Reset State | z0 || Power Up State | z0 || Encoding | user || Implementation | LUT |‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐‐Summary:

inferred 1 Finite State Machine(s).Unit <VGA_Project_v4_03> synthesized.

Selected Device : 3s50aft256‐5

Number of Slices: 1 out of 704 0% Number of Slice Flip Flops: 2 out of 1408 0% Number of 4 input LUTs: 2 out of 1408 0% Number of IOs: 21Number of bonded IOBs: 11 out of 144 7% Number of GCLKs: 1 out of 24 4%

Ressourcen Moore-Automat



δλX Yτ

aZ

nZ

RTL Schematic Mealy-Automat

δτ

λ





IHS2 Seminar

State Charts




Wiederholung

• State Charts– Erweiterung von konventionellen Zustandsautomaten

– Hierarchische FSM (hierarchy)• OR states – FSM ist in Zustand A, wenn sie in einem der

Unterzustände A1, A2, … ist

– Nebenläufige FSM (concurrency)• AND states – Mehrere FSM sind gleichzeitig aktiv



Wiederholung



Übungsaufgaben - State Charts

1. Fassen Sie die Zustände zu einem oder mehreren hierarchischen Zuständen zusammen (OR states).

AC

B

D E

a

b

e

g

f

d

f

c

Fh

g



2. Wie Aufgabe 1, jedoch mit zwei weiteren Übergängen (g) von C und B nach D (OR states)

AC

B

D E

a

b

e

gf

d

f

c

Fh

g

g g




Wiederholung



3. Führen Sie für die vorgegebene Zustandsmachine eine AND Dekomposition durch (AND states)

AX,Y

V,Y

B V,W

a

b

e

g

f

d

f

Ch

g




AX,Y

V,Y

B V,W

a

b

e

g

f

d

f

Ch

g

gg

3. *Führen Sie für die vorgegebene Zustandsmachine eine AND Dekomposition durch (AND states)

Übungsaufgaben – State Charts (Lösung)



XX

b

a

ba

Übungsaufgaben – State Charts4. Superstate U



4. Ist diese Alternative richtig?

X

X

b

a

b

a

Übungsaufgaben – State Charts (Lösung)



• Beschreiben Sie das Wasserfallmodell des Entwurfsprozesses.– Was bewirkt der Designschritt?

• Nennen Sie zwei Möglichkeiten zur Automatenrealisierung.– Worin unterscheiden diese sich im Allgemeinen?

• Ordnen Sie die Teile einer RTL Darstellung eines Automaten zu. – Welcher Automatentyp könnte es sein und warum?

• Was sind State Charts?– Fassen Sie einen oder mehrere Zustände eines vorgegebenen State Charts

zusammen.– Führen Sie an einem Beispiel eine AND Dekomposition durch.

Fragen zum Seminar

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