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CV-52006-2.0

© 2012 Altera Corporation. All rights reserved. ALTERA, ARRIare trademarks of Altera Corporation and registered in the U.Strademarks or service marks are the property of their respectivsemiconductor products to current specifications in accordanceservices at any time without notice. Altera assumes no responsdescribed herein except as expressly agreed to in writing by Alon any published information and before placing orders for pr

Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統2012 年 6月

June 2012CV-52006-2.0

6. Cyclone V デバイスの外部メモリ・インタフェース

こので章は、Cyclone® V デバイスの利用可能な外部メモリ・インタフェースおよび外

部メモリ・インタフェースをサポートする、このシリコン機能について説明します。

以下の Cyclone V デバイスの機能は外部メモリ・インタフェースで使用されていま

す。

■ ダブル・データ・レート 2 (DDR2) SDRAM、DDR3 SDRAM、および低消費電力ダブ

ル・データ・レート 2 (LPDDR2) SDRAM インタフェースのサポート

■ DQS Phase-shift 回路

■ PHY Clock (PHYCLK) ネットワーク

■ DQS ロジック・ブロック

■ Dynamic On-chip Termination (OCT) コントロール

■ I/O エレメント (IOE) レジスタ

■ 遅延チェイン

■ ハード・メモリ・コントローラ

この章は、以下の項で構成されています。

■ 6–2 ページの「メモリ・インタフェース・ピンのサポート」

■ 6–7 ページの「デザイン検討事項」

■ 6–9 ページの「外部メモリ・インタフェース機能」

■ 6–31 ページの「UniPHY IP」

f ボード・デザイン・ガイドライン、タイミング解析、シミュレーション、およびデ

バッグ情報について詳しくは、「 External Memory Interface Handbook」を参照してくだ

さい。

f 外部メモリ・システムの性能仕様を推定するために、アルテラの外部メモリ・イン

タフェースのスペック・エスティメーターのツールを使用することができます。詳

細は、Altera® ウェブサイトの「External Memory Interface Spec Estimator」のページを参

照してください。

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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www.altera.com/literature/hb/external-memory/emi.pdf

6‒2 第 6章 : Cyclone V デバイスの外部メモリ・インタフェースメモリ・インタフェース・ピンのサポート

メモリ・インタフェース・ピンのサポートこの項では、外部メモリ・インタフェースで使用される I/O ピンについて説明しま

す。また、この項では、すべての Cyclone V デバイスの各デバイス側で使用可能な DQグループの数を提供します。

f Cyclone V の V デバイスでサポートされているメモリの種類について詳しくは、外部メ

モリ・インタフェースのハンドブックの「Selecting Your Memory」の章を参照してく

ださい。

Cyclone V デバイスは、差動リード・データ・ストローブおよびクロック動作用の差

動入力バッファを提供します。Cyclone V ピン・テーブルでは、DQS ピンと DQSn ピ

ンは差動データ・ストローブ / クロックのピン・ペアを表記します。

表 6–1 に記載されているグループあたりのデータ・ピンの大数は、次の条件に応

じて異なる場合があります。

■ シングル・エンド DQS 信号 —DQS バス・ネットワークに接続された DQ ピン（デー

タ・マスクを含む）の大数を表します。

■ 差動またはコンプリメンタリDQS信号—グループあたりのピンが1つ減少したデー

タの大数です。

■ DDR3およびDR2インタフェース—各x8のグループは、1本のDQSピンを必要としま

す。また、1 本の DQSn ピンと 1 本の DM ピンが必要な場合があります。これは

さらに、使用可能なデータ・ピンの総数を減らすことができます。

f DQ ピンの大数および特定の Cyclone V デバイスのグループごとの正確な数について

は、アルテラ・ウェブサイトの Cyclone V Device Pin-Out Files のページでのピン・テー

ブルを参照してください。

1 DQS ピンおよび DQSnピンは、Cyclone V ピン・テーブルでそれぞれ DQSXYおよび DQSnXYと表記されます。ここで、Xは DQ/DQS グループ番号を、Y はグループがデバイスの

トップ（T）、ボトム（B）、レフト（L）、またはライト（R）のいずれに位置するかを

表します。

表 6–1 に、DQS および DQSn ピン・ペアを含む各 DQS/DQ バス・モードのピン・サ

ポートを示します。

表6‒1. Cyclone V デバイス用の DQ/DQS バース・モード・ピン

モード DQSn サポートデータ・マスク( オプション )

グループあたりの最大データ・ピン

の数x8 Yes Yes 11

x16 Yes Yes 23

Cyclone V デバイス・ハンドブック 2012年 6月 Altera CorporationVolume 1: デバイスのインタフェースおよび統合

http://www.altera.com/literature/lit-dp.jsp?category=cyc%205&showspreadsheet=y

http://www.altera.com/literature/hb/external-memory/emi_intro_specs_select_memory.pdf

第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 6‒3メモリ・インタフェース・ピンのサポート

表 6–2 には、各 Cyclone V デバイスの側面ごとに使用可能な DQ/DQS グループ数を示

しています。

表6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) ( その１ )

タイプメンバー・コードパッケージサイド x8 x16

Cyclone V E

A2A4

256 ピン FineLine BGA484 ピン Ultra FineLine BGA484 ピン FineLine BGA

上部 / 下部 TBD TBD

左 / 右 TBD TBD

A5

324 ピン FineLine BGA

上部 / 2 0

右 3 0

下部 3 0

484 ピン Ultra FineLine BGA484 ピン FineLine BGA

上部 / 5 1

右 4 0

下部 6 1


上部 / 8 2

右 7 0

下部 8 2

A7

484 ピン Ultra FineLine BGA

上部 / 5 1

右 4 1

下部 6 1


上部 / 7 2

右 2 0

下部 6 1


上部 / 7 2

右 6 0

下部 8 2


上部 / 10 3

右 10 3

下部 10 3

A9


上部 / 7 2

右 6 0

下部 8 2


上部 / 9 3

右 10 3

下部 9 3


上部 / 12 4

右 12 4

下部 12 4

2012 年 6月 Altera Corporation Cyclone V デバイス・ハンドブックVolume 1: デバイスのインタフェースおよび統合


Cyclone V GX

C3


上部 / 1 0

右 2 0

下部 3 0


上部 / 2 0

右 2 0

下部 3 0


上部 / 5 1

右 4 0

下部 5 1

C4C5


上部 / 2 0

右 3 0

下部 3 0


上部 / 5 1

右 4 0

下部 6 1


上部 / 8 2

右 7 0

下部 8 2

C7


上部 / 5 1

右 4 1

下部 6 1


上部 / 7 2

右 2 0

下部 6 1


上部 / 7 2

右 6 0

下部 8 2


上部 / 10 3

右 10 3

下部 10 3

表6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) ( その２ )



第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 6‒5メモリ・インタフェース・ピンのサポート

Cyclone V GX C9


上部 / 7 2

右 6 0

下部 8 2


上部 / 9 3

右 10 3

下部 9 3


上部 / 12 4

右 12 4

下部 12 4

Cyclone V GT

D5


上部 / 2 0

右 3 0

下部 3 0


上部 / 5 1

右 4 0

下部 6 1


上部 / 8 2

右 7 0

下部 8 2

D7


上部 / 5 1

右 4 1

下部 6 1


上部 / 7 2

右 2 0

下部 6 1


上部 / 7 2

右 6 0

下部 8 2


上部 / 10 3

右 10 3

下部 10 3

表6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) ( その３ )




f メモリ・クロック・ピンおよびピンの位置の要件に使用するピンは、外部メモリ・

インタフェース・ハンドブックの「 Planning Pin and FPGA Resources 」の章を参照し

てください。

Cyclone V GT D9


上部 / 7 2

右 6 0

下部 8 2


上部 / 9 3

右 10 3

下部 9 3


上部 / 12 4

右 12 4

下部 12 4

Cyclone V SX

C2C4C5C6


上部 / TBD TBD

右 TBD TBD

下部 TBD TBD

Left TBD TBD


上部 / TBD TBD

右 TBD TBD

下部 TBD TBD

Left TBD TBD

Cyclone V ST D5D6 896 ピン FineLine BGA

上部 / TBD TBD

右 TBD TBD

下部 TBD TBD

表6‒2の注 :(1) デバイスが使用可能になるまで、これらの数値は暫定仕様です。

表6‒2. 側面ごとの Cyclone V デバイスでの DQ/DQS グループ数(1) ( その４ )



http://www.altera.com/literature/hb/external-memory/emi_plan_pin_resources.pdf

第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 6‒7デザイン検討事項

デザイン検討事項以下のセクションでは、デザインの成功を確実にするために必要とする考慮事項を

説明します。

メモリ・インタフェースメモリ・インタフェース回路は、トランシーバをサポートしていないすべての SI/Oバンクで使用できます。

Cyclone V デバイスのメモリ・クロック・ピンは、ダブル・データ・レート入力 / 出力 (DDRIO) レジスタを使用して生成されます。

Delay-Locked LoopDLL（Delay-Locked Loop）位相コンパレータは、正しい入力クロック周期をロックし

て計算するために 2,560 クロック・サイクルが必要です。

ロジック・アレイまたはユーザー I/O ピンから DLL をリセットできます。DLL がリ

セットされるたびに、データを正しくキャプチャできるように、DLL がロックする

まで 2,560 クロック・サイクル間待機しなければなりません。

DLL は、着信する DQS 信号を 0° または 90° シフトすることができます。使用されて

いる DQS 遅延チェインの数に応じて、シフトされた DQS 信号は、DQ IOE 入力レジス

タ用のクロックとして使用されます。

ただし、すべての位相シフトの組み合わせがサポートされているわけではありませ

ん。同じ DLL により参照される DQS ピンにある位相シフトは、90° の倍数でなけれ

ばなりません。

DLL 入力基準クロック生成専用の PLL を使用する場合、より良い性能を達成するの

に PLL モードを Direct Compensation に設定します。そうしなかった場合、Quartus® IIソフトウェアが自動的に変更します。PLL は他の出力を使用しないため、クロック・

パスを補償する必要はありません。

DQ/DQS ピンCyclone V デバイスは、x8 または x16 の DQ バス・モードで、DQ 信号と DQS 信号をサ

ポートします。

Cyclone V デバイスは、x4 バース・モードをサポートしていません。

さらに、クロッキングに使用されていない任意の DQSn ピンを DQ ピンとして使用で

きます。

これらの DQ/DQS ピンの一部がメモリ・インタフェースに使用されていないときは、

ユーザー I/O として使用できます。

ただし、未使用の SOC（System-On-a-Chip）の DQ/DQS ピンはユーザー I/O として使用

することはできません。

メモリ・インタフェースの DQ/DQS グループにおける RZQピンの使用

RZQ ピンと DQ ピンのいくつかを使用できます。ただし、RZQ ピンとして使用すると

きは、外部メモリ・インタフェースの DQ ピンとして使用することはできません。


6‒8 第 6章 : Cyclone V デバイスの外部メモリ・インタフェースデザイン検討事項

手動でメンバーが RZQ ピンとして使用されている x8 または x16 の DQ/DQS グループ

の DQ および DQS ピンを割り当てる必要があります。手動ピン・アサインメントを

行わずに、Quartus II ソフトウェアは DQS および DQ ピンを正しく配置できず、「no-fit」になることがあります。

PHYCLK ネットワークPHYCLK ネットワーク用ピン配置ガイドラインは次のとおりです。

■ 2 つのインタフェースが PLL を共有している場合、その 2 つのインタフェースはピ

ン配置のために I/O サブ・バンクを共有することができます（例えば、サブ・バ

ンク 4A）。これら 2 つのインタフェースは、同じメモリ・プロトコル（例えば、

DDR3）、周波数、コントローラ・レート（例えば、ハーフ・レート）、および位

相の要件（例えば、90° の追加のコア・ツー・ペリフェラル・クロック位相）を

使用する必要があります。

■ PLL を共有していない 2 つのインタフェースはピン配置のためのサブ・バンクを共

有することはできません。

■ 2 つのインターフェースは、PLL を共有するかどうかにかかわらずピン位置のため

に I/O バンク（例えば、I/O バンク 4）を共有することができます。

■ PHYCLK ネットワークは、I/O バンクの同じ側にインタフェースをサポートしてい

ます。

■ PHYCLK ネットワークは、分割インタフェースをサポートしていません。ここで、

メモリ・インタフェースのいくつかのピンが上部の I/O バンク、そしていくつか

のピンは下部の I/O バンクに配置されます。

■ パフォーマンスを向上させるために、メモリ・インタフェースのセンタ PLL を使

用するか、または I/O バンクでメモリ・インタフェースのすべてのピンを配置し、

そのメモリ・インタフェース用の I/O バンクに隣接 PLL のコーナーを使用するこ

とができます。

■ 外部メモリ・インタフェースをドライブするには、整数 PLL モードで PLL を使用す

る必要があります。

DDR2 SDRAMインタフェース300 MHz 以上で稼動しているソフト・メモリ・コントローラ付きの DDR2 SDRAM イ

ンタフェース、および 400MHz 以上で稼動しているハード・メモリ・コントローラ付

きの DDR2 SDRAM インタフェースを使用することを推奨します。

DDR3 SDRAM DIMMCyclone V デバイスは、リード・レベリングおよびライト・レベリング機能を搭載し

た DDR3 SDRAM に対応していないため、標準の DDR3 SDRAM フライバイ・アドレ

ス、コマンド、およびクロック・レイアウト・トポロジーを使用した標準の DDR3 SDRAM DIMM または DDR3 SDRAM コンポーネントには対応していません。

ハード・メモリ・コントローラのボンディング結合機能を使用してメモリ・インタフェースはより高い平均レイテンシがあります。

また、コア・ファブリックでの結合すると高い遅延が発生されます。


第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 6‒9外部メモリ・インタフェース機能

外部メモリ・インタフェース機能Cyclone V デバイスは、堅牢で高性能な外部メモリ・インタフェースを可能にする多

数の機能を備えています。

アルテラのメモリ・コントローラ MegaCore® ファンクションを使用する場合は、

UniPHY メガファンクションがインスタンス化されます。システムに適な物理イン

タフェース（PHY）の設定を支援します。

f UniPHY メガファンクションについて詳しくは、外部メモリ・インタフェース・ハン

ドブックの Reference Material を参照してください。

図 6–1 に、すべての Cyclone V I/O エレメント（IOE）機能を使用するメモリ・インタ

フェース・データ・パスの概要を示します。

図6‒1. Cyclone V デバイス用の外部メモリ・インタフェースのデータ・パスの概要(1), (2)

図 6‒1 の注 :(1) 各レジスタ・ブロックはバイパスできます。

(2) 各メモリ・インタフェースのブロックは多少異なります。付きのブロックは、Cyclone V IOE の部分です。

(3) これらの信号はメモリ規格に応じて、双方向または単方向になります。双方向のとき信号は、リードおよびライト動作の両方でアクティブになります。

DDR Outputand Output

Enable Registers

MemoryFPGA

DLL

DDR Input Registers

Half Data Rate

Output Registers

Clock Management and Reset

4nn

n

2n

DQ (Read) (3)

DQ (Write) (3)

DQS DelayChain

Read FIFO

DQS (Read) (3)

4n or 2n

Half Data Rate

Output Registers

4

DQS (Write) (3)

DQS Write Clock

Half-Rate Clock

2n

2DQ Write Clock

DQS Enable Circuit

DQS Enable Control Circuit

Postamble EnablePostamble Clock

DDR Outputand Output

Enable Registers

DQS PostambleCircuitry

Full-Rate Clock


http://www.altera.com/literature/hb/external-memory/emi_ip.pdf

6‒10 第 6章 : Cyclone V デバイスの外部メモリ・インタフェース外部メモリ・インタフェース機能

DQS 位相シフト回路DLL は、DQS ピンが FPGA への入力クロックまたはストローブとして機能していると

きには、リード・トランザクション時に DQS ピンへの位相シフトを提供します。

図 6–2、図 6–3、図 6–4、および図 6–5 に、DQS ピンに接続する方法を示します。こ

こに、メモリ・インタフェースは、Cyclone V デバイスのサイドでサポートされます。

図6‒2. GX C3 デバイスでの DQSおよび DLL ピン(1)

図 6‒2 の注 :(1) 各 DLL のリファレンス・クロックは、隣接 PLL から供給されます。

DQSPin

DQSPin

DQSPin

DQSPin

to IOE to IOEto IOEto IOE

ΔtΔtΔtΔt

DLL Reference

Clock

Δt

Δt

Δt

Δt

DQS LogicBlocks

DLL Reference

Clock

DLL

to IOE

to IOE

to IOE

to IOE

DLL

DQSPin

DQSPin

DQSPin

DQSPin

DLL Reference

Clock

DLL

Δt Δt ΔtΔt

DQS LogicBlocks

to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin

Tran

scei

ver B

lock

s



図6‒3. Cyclone V E A2 および A4デバイスでの DQS ピンおよび DLL (1)


DLL Reference

Clock

Δt

Δt

Δt

Δt

DQS LogicBlocks

DLL Reference

Clock

DLL

to IOE

to IOE

to IOE

to IOE

DLL

DQSPin

DQSPin

DQSPin

DQSPin

DLL Reference

Clock

Δt

Δt

Δt

Δt

DQS LogicBlocks

DLL Reference

Clock

DLL

to IOE

to IOE

to IOE

to IOE

DLL

DQSPin

DQSPin

DQSPin

DQSPin

Δt Δt ΔtΔt

DQS LogicBlocks

to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin

Δt Δt ΔtΔtDQS LogicBlocks

to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin



図6‒4. Cyclone V E A5、A7、と A9デバイス、Cyclone V GX C4、C5、C7、と C9 デバイス、およびCyclone V GT D5、D7、および D9 デバイスでの DQS ピンおよび DLL (1)


DLL Reference

Clock

Δt

Δt

Δt

Δt

DQS LogicBlocks

DLL Reference

Clock

DLL

to IOE

to IOE

to IOE

to IOE

DLL

DQSPin

DQSPin

DQSPin

DQSPin

Tran

scei

ver B

lock

s

DLL Reference

Clock

DLL Reference

Clock

DLL

DLL

Δt Δt ΔtΔt

DQS LogicBlocks

to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin


to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin



Delay-Locked LoopDLL は、周波数リファレンスを使用して各 DQS ピンの遅延チェインに対して、コン

トロール信号をダイナミックに生成し、それによってプロセス、電圧、および温度

（PVT）変動に対する補償を可能にしています。DQS 遅延設定は Gray コード化され、

DLL が設定を更新するときのジッタを低減します。

Cyclone V デバイスは大 4 つの DLL を備えており、デバイスの各コーナーに位置し

ています。これらの 4 つの DLL は、それぞれ一定の周波数で動作する大 4 つの固

有周波数をサポートします。

図6‒5. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバイスでの DQSピンおよび DLL (1)


DQS LogicBlocks

DLL Reference

Clock

DLL

to IOE

to IOE

DLL

DQSPin

DQSPin

DQSPin

DQSPin

Tran

scei

ver B

lock

s

DLL Reference

Clock

DLL Reference

Clock

DLL

DLL


to IOE

to IOE

to IOE

to IOE

DQSPin

DQSPin

DQSPin

DQSPin

DQSPin

DQSPin

HPS I/O

Δt

Δt

Δt

Δt

DQS LogicBlocks

to IOE to IOE

ΔtΔt

to IOE

to IOE

HPS Block

HPSPLL



DLL は、デバイス内の位置から隣接する 2 つのサイドにアクセスできます。DLL に隣

接する 2 つのサイドでは、同じ周波数で 2 つの異なるインタフェースを持つことが

できます。ここで、両方のインタフェースに対して DLL は DQS 遅延設定をコント

ロールします。

2 つの DLL の間の I/O バンクは、複数の周波数および複数タイプのインタフェースの

作成にもっと柔軟性を与えます。これらのバンクは、2 つ DLL のいずれかまたは両方

の設定を使用できます。

例えば、DQS1Rは位相シフトの設定を DLL_TRから、DQS2Rは DLL_BRから取得できま

す。各 DLL の基準クロックは、PLL 出力クロックまたはクロック入力ピンから供給さ

れます。

表 6–3、表 6–4、および表 6–5 に、デバイスで使用可能な DLL 基準クロック入力リ

ソースを示します。

DLL Phase-Shift同じ DLL に参照される DQS ピンピンはすべて、異なる度数だけシフトされた入力信

号位相を持つことができますが、これらはすべて 1 つの特定周波数で参照しなけれ

ばなりません。

Cyclone V DLL は、着信する DQS（リード DQS）信号を 0°、または 90° シフトするこ

とができます。使用されている DQS 遅延チェイン数に応じて、シフトされた DQS 信

号は、DQ IOE 入力レジスタ用のクロックとして使用されます。

表6‒3. Cyclone V E A2、A4、A5、A7、と A9 デバイス、Cyclone V GX C4、C5、C7、とC9 デバイス、および Cyclone V GT D5、D7、と D9 デバイス用の PLL からの DLL 基準クロック入力̶暫定仕様

DLLs PLL 左上 PLL 右上 PLL 右下 PLL 左下DLL_TL pllout — — —

DLL_TR — pllout — —

DLL_BL — — — pllout

DLL_BR — — pllout —

表6‒4. 5CXC3 デバイス用の PLL からの DLL 基準クロック入力̶暫定仕様


DLL_TR — pllout — —

DLL_BL — — — —


表6‒5. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバイス用の PLL からの DLL 基準クロック入力̶暫定仕様


DLL_TR — — — —

DLL_BL — — — pllout




入力基準クロックは、DLL に入り大 16 の遅延エレメントで構成されるチェインに

供給されます。位相コンパレータは、遅延チェイン・ブロックの末端から出力され

る信号と入力基準クロックを比較します。次に、位相コンパレータは Gray コード・

カウンタへの upndn信号を発行します。この信号は 7 ビットの遅延設定（DQS 遅延

設定）を増分または減分します。これによって、遅延エレメント・チェインを通し

て遅延を増加 / 減少させ、入力基準クロックと遅延エレメント・チェインから出力さ

れる信号の位相を合わせます。

その 7 ビット DQS 遅延設定は PVT によって変化し、位相シフト遅延が実装されま

す。

たとえば、0° シフトの場合、 DQS/CQ 信号は DLL と DQS ロジック・ブロックの両方を

バイパスします。0° シフトが実装されているとき、QuartusII ソフトウェアは、DQ IOE レジスタの DQ ピンと DQS/CQ ピン間のスキューが無視できるように、DQ 入力遅

延チェインを自動的に設定します。DQS 遅延設定を DQS ロジック・ブロックおよび

ロジック・アレイに供給できます。

SoC デバイスの場合、HPS DQS ロジック・ブロックにハード・プロセッサ・システ

ム（HPS）DQS 遅延設定を供給することができます。

シフトされた DQS 信号は、DQS バスに送られて DQ ピンの IOE レジスタをクロック

します。この信号は、IOE 再同期化を使用していない場合、ロジック・アレイに送っ

て再同期化に使用することも可能です。

図 6–6 に、DLL の簡略化されたブロック図を示します。

PHY クロック (PHYCLK) ネットワークPHYCLK ネットワークは、高性能外部メモリ・インタフェース用にデザインされた専

用の高速、低スキューのバランスのとれたクロック・ツリーです。

Cyclone V デバイスの上下はそれぞれ大 4 PHYCLK ネットワークがあります。I/O バ

ンク上の左側および右側で 2 つの PHYCLK ネットワークがあります。各 PHYCLK ネッ

トワークは、1 つの I/O バンクにまたがり、I/O バンクに隣接して位置する PLL の 1により駆動されています。

図6‒6. DLL の簡略化されたブロック図

図6‒6 の注 :(1) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給で

きます。

(2) DQS 遅延設定は、ロジック・アレイおよび DQS ロジック・ブロックに供給できます。SoC デバイスの場合、HPS DQS ロジック・ブロックにハード・プロセッサ・システム（HPS）DQS 遅延設定を供給することができます。

7

7

7DQS DelaySettings

delayctrlout [6:0]

dqsupdate

aload

clk

(2)

Input ReferenceClock (1)

upndnin

upndninclkena

DLL

PhaseComparator

Delay Chains

Up/DownCounter



図 6–7、図 6–8、図 6–9、および図 6–10 に、Cyclone V デバイスで使用できる PHYCLKネットワーク数を示します。

図6‒7. Cyclone V GX C3 デバイスでの PHYCLK ネットワーク

Tran

scei

ver B

anks

I/O Bank 8

RightPLL

FPGA Device

PHYCLK Networks

LeftPLL

RightPLL

Sub-Bank Sub-Bank

I/O Bank 7

Sub-Bank Sub-Bank

I/O Bank 3

Sub-Bank Sub-Bank

PHYCLK Networks

I/O Bank 4

Sub-Bank Sub-BankI/O

Ban

k 6

Sub-

Bank

Sub-

Bank

PHYC

LK N

etw

orks

I/O B

ank

5

Sub-

Bank

Sub-

Bank



図6‒8. Cyclone V E A7、A5、と A9デバイス、Cyclone V GX C4、C5、C7、と C9 デバイス、および Cyclone V GTD5、D7、と D9 デバイスでの PHYCLK ネットワーク

Tran

scei

ver B

anks

I/O Bank 8

RightPLL

FPGA Device

PHYCLK Networks

LeftPLL

RightPLL

LeftPLL

Sub-Bank Sub-Bank

I/O Bank 7

Sub-Bank Sub-Bank

I/O Bank 3

Sub-Bank Sub-Bank

PHYCLK Networks

I/O Bank 4

Sub-Bank Sub-Bank

I/O B

ank

6

Sub-

Bank

Sub-

Bank

PHYC

LK N

etw

orks

I/O B

ank

5

Sub-

Bank

Sub-

Bank



図6‒9. Cyclone V E A2 および A4デバイスでの PHYCLK ネットワーク

I/O B

ank

1

Sub-

Bank

Sub-

Bank

PHYC

LK N

etw

orks

I/O B

ank

2

Sub-

Bank

Sub-

Bank

I/O Bank 8

RightPLL

FPGA Device

PHYCLK Networks

LeftPLL

RightPLL

LeftPLL

Sub-Bank Sub-Bank

I/O Bank 7

Sub-Bank Sub-Bank

I/O Bank 3

Sub-Bank Sub-Bank

PHYCLK Networks

I/O Bank 4

Sub-Bank Sub-Bank

I/O B

ank

6

Sub-

Bank

Sub-

Bank

PHYC

LK N

etw

orks

I/O B

ank

5

Sub-

Bank

Sub-

Bank



DQS ロジック・ブロック各 DQS ピンは、DQS 遅延チェイン、アップデート・イネーブル回路、および DQS ポ

ストアンブル回路で構成された独立した DQS ロジック・ブロックに接続されます。

図6‒10. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6 デバイスでの PHYCLKネットワーク

Tran

scei

ver B

anks

I/O Bank 8

FPGA Device

PHYCLK Network

LeftPLL

RightPLL

LeftPLL

Sub-Bank Sub-Bank

I/O Bank 3

Sub-Bank Sub-Bank

PHYCLK Networks

I/O Bank 4

Sub-Bank Sub-BankSu

b-Ba

nkSu

b-Ba

nk

PHYC

LK N

etw

ork

I/O B

ank

5H

PS

I/O

HPS I/O

Sub-Bank Sub-Bank

HPS

PH

YCLK

Net

wor

ks

HPS Block

HPSPLL



out

図 6–11 に DQS ロジック・ブロックを示します。

アップデート・イネーブル回路アップデート・イネーブル回路は、DQS 遅延設定が次に変更される前に DQS 位相シ

フト回路またはコア・ロジックからすべての DQS ロジック・ブロックに伝達される

のに十分な時間となるようにレジスタをイネーブルします。

DQS 遅延設定と位相オフセット設定は、レジスタを通過してから DQS 遅延チェイン

に入ります。レジスタは DQS 遅延設定ビットの変更がすべての遅延エレメントに到

達するのに十分な時間をとるようにアップデート・イネーブル回路で制御されます。

これによって遅延を同時に調整できます。

この回路は、入力基準クロックまたはコアからのユーザー・クロックを使用して、

アップデート・イネーブル出力を生成します。UniPHY Intellectual Property (IP) は、デ

フォルトでこの回路を使用しています。

図 6–12 にアップデート・イネーブル回路出力の波形例を示します。

DQS 遅延チェインDQS ピンは、DQS 遅延設定によってシフトされます。

図6‒11. Cyclone V デバイスでの DQSロジック・ブロック

図6‒11 の注 :(1) DQS 位相シフト回路の入力基準クロックは、PLL 出力クロックまたは入力クロック・ピンから供給できます。 (2) DQS 遅延設定は、2 つの DLL との側から提供される場合にのみ適用されます。

(3) dqsenable 信号も Cyclone V FPGA ファブリックから供給できます。

UpdateEnableCircuitry

77

7

7

dqsin

delayctrlin [6:0]

dqsupdateen

DQS Delay Chain

Bypass

7

dqsbus

1

0

01

1

0

Input ReferenceClock (1)

PostambleEnable

dqsenablein

zerophaseclk(Postamble clock)

dqsenableout

levelingclk(Read-leveled postamble clock)

DQS Enable Control Circuit

DQS PinDQS Enabledqsin

D Q

PRE

01

dqsenable (3)

D Q D QD Q

D Q

DQS Postamble Circuitry

D Q

7

7

DQ

S de

lay

setti

ngs

from

the

DLL

(2)

delayctrlin [6:0]

2

DQ

S de

lay

setti

ngs

from

the

DLL

Cor

e Lo

gic

7

<dqs delay chain bypass>

enaphasetransferreg

012

<delay dqs enable>

dqsdisablen

図6‒12. DQS アップデート・イネーブルの波形

Update EnableCircuitry Output

System Clock

DQS Delay Settings(Updated every 8 cycles)

DLL Counter Update(Every 8 cycles)

7 bit

DLL Counter Update(Every 8 cycles)



DQS 遅延チェインは一連の可変遅延エレメントで構成されており、入力 DQS 信号を

DQS 位相シフト回路またはロジック・アレイで与えられる量だけシフトすることが

できます。

SoC DQS 遅延チェインは DQS 位相シフト回路でのみ制御されます。

同じ特性を持つ DQS 遅延チェイン内の 2 つの遅延エレメントがあります。

■ DQS ロジック・ブロックでの遅延エレメント

■ DLL での遅延エレメント

必要な遅延チェイン数は、動作周波数を選択したときに UniPHY IP コアが自動的に設

定するため、ユーザーには分かりません。

SoC ではないのデバイスでは、DLL を DQS 遅延チェインの制御に使用しない場合、

UniPHY IP で使用可能な delayctrlin[6..0]信号を使用して、独自の Gray コードの 7ビット設定を入力することができます。

DQS ポストアンブル回路プリアンブル状態の場合、ハイ・インピーダンス状態直後、DQS は Low になります。

ポストアンブル状態の場合、ハイ・インピーダンス状態に戻る直前に、DQS は Lowになります。

Cyclone V デバイスは、リード動作の終了時に DQ 入力レジスタをクロックするのに

使用されるシフトされた DQS 信号をグランドに接続できるよう制御可能な専用のポ

ストアンブル・レジスタを備えています。

これによって、DQS がポストアンブル・ステートの間、リード動作時間の終了時に

DQS 入力信号上のグリッチが DQ IOE レジスタに影響を与えないようにしています。

DDR3 や DDR2 SDRAM などの双方向リード・ストローブを使用する外部メモリ・イン

タフェースの場合、DQS 信号はハイ・インピーダンス状態に入る前、またはそれか

ら抜ける前に Low になります。

DDR および DDR2 SDRAM でのリード動作とライト動作の両方に対して、プリアンプ

ル仕様とポストアンプル仕様があります。 DQS ポストアンブル回路は、DQS はポスト

アンブル・ステートの間、リード動作の終了時に DQS ライン上にノイズがあるとき

にデータが失われないようにしています。

HDR ブロックCyclone V デバイスは、ポストアンブル・イネーブル回路でハーフ・データ・レート

（HDR）のブロックを持っています。

この手法により、dqsenableアサーションに対しては 1/2 クロック・サイクル・レイ

テンシ、dqsenableデアサーションに対しては 0 レイテンシになります。

HDR ブロックは、I/O クロック・ディバイダ回路の出力であるハーフ・レートの再同

期化クロックで駆動されます。ポストアンブル・レジスタ出力の後に AND ゲートが

あり、非連続リード・バースト上で前のリード・バーストからのポストアンブル・

グリッチを回避するために使用されます。

ポストアンブル・イネーブル回路ブロックで初のステージのキャプチャ・レジス

タとして HDR ブロックを使用するのはオプションです。コントローラが I/O の周波数

の半分で動作している場合、これらのレジスタを使用することを推奨します。



図 6–13 に、HDR ブロックを使用してポストアンブル・グリッチを回避する方法を示

します。

ダイナミック OCT コントロールダイナミック OCT コントロール・ブロックは、並列 On-Chip Termination(RT OCT) をリード時にダイナミックにオンにし、ライト時に RT OCT をオフにするのに必要なす

べてのレジスタがあります。

図 6–14 に、ダイナミック OCT コントロール・ブロックを示します。

f ダイナミック On-Chip Termination コントロールについて詳しくは、「」I/O Features in Cyclone V Devices の章を参照してください。

IOE レジスタIOE レジスタは、ソース・シンクロナス・システムでより高速なレジスタ間転送およ

び再同期化が可能になるように拡張されました。トップ、ボトム IOE およびライトの

IOE は同じ機能を備えています。

図6‒13. 非連続リード・バースト波形でのグリッチの回避

PreamblePostamble

DQS

Postamble Enable

dqsenable

Delayed by 1/2T logic

Postamble glitch

図6‒14. Cyclone V デバイス用のダイナミックOCT コントロール・ブロック

図6‒14 の注 :(1) ライト・クロックは PLL から供給されます。 DQ ライト・クロックと DQS ライト・クロックの間には、

90° のオフセットがあります。

DFF

D Q

D Q

DFF

OCT Control

OCT Control

OCT Half-Rate Clock

01

D Q

DFF

D Q

DFF

10

Write Clock (1)

OCT Enable

OCT Control Path



入力レジスタ入力パスは、DDR 入力レジスタ、再同期レジスタ、および HDR ブロックで構成され

ています。入力パスの各ブロックはバイパスできます。

DDR 入力レジスタ・ブロックには 3 個のレジスタがあります。レジスタ A と B はク

ロックのポジティブおよびネガティブ・エッジでデータをキャプチャし、レジスタ

C はキャプチャしたデータをアラインメントします。キャプチャしたデータをアライ

ンメントするレジスタ C は、レジスタ A と同じクロックを使用します。

リード FIFO ブロックは、システム・クロック・ドメインにデータを再同期し、ハー

フ・レートにデータ・レートを下げます。

図 6–15 に、Cyclone V 入力パスで使用可能なレジスタを示します。

出力レジスタ出力および出力イネーブル・パスは、HDR ブロック、および出力 / 出力イネーブル・

レジスタに分割されます。デバイスは、出力および出力イネーブル・パスの各ブロッ

クをバイパスできます。

出力パスは、組み合わせシングル・データ・レート (SDR) 出力またはレジスタ付き

SDR 出力、および FPGA コアからのフル・レートまたはハーフ・レート DDR 出力を

配線するように設計されています。ハーフ・レート・データは、PLL からのハーフ・

レート・クロックによりクロック駆動される HDR ブロックを使用してフル・レート

に変換されます。

また、、出力イネーブル・パスの再同期レジスタの構造は、出力パス・レジスタの構

造に似て、出力イネーブル・パスと出力パスの遅延およびレイテンシが等しくなる

ようにすることもできます。

図6‒15. Cyclone Vデバイスの IOE 入力レジスタ(1)

図 6‒15 の注 :(1) このパスの各レジスタ・ブロックはバイパスできます。

(2) 入力クロックは、DQS ロジック・ブロックまたはグローバル・クロック・ラインから供給できます。

(3) DQS および DQSn 信号は DDR3、および DDR2 SDRAM インタフェースに反転させる必要があります。アルテラのメモリ・インタフェース IP を使用しているとき、DQS および DQSn 信号は自動的に反転されます。

(4) このハーフ・レートまたはフル・レート・リード・クロックは、クロック・ネットワークを介してPLL から供給できます。

Input Reg A

Input Reg B

D Q

Input Reg C

Double Data RateInput Registers

Read FIFO

datain [1]

wrclk rdclk

datain [0] dataout[3..0] To core

Half-rate orfull-rate clock (4)DQS (2), (3)

DQ D

DFF

Q

D

DFF

Q D

DFF

Q



図 6–16 に、Cyclone V の出力および出力イネーブル・パスで使用できるレジスタを示

します。

遅延チェインCyclone V デバイスは I/O ブロックおよび DQS ロジック・ブロックに、ラン・タイム

の調整可能な遅延チェインがあります。

I/O または DQS コンフィギュレーションブロック出力を通じて遅延チェインの設定を

制御できます。

図6‒16. Cyclone V デバイスの IOE 出力および出力イネーブル・パス・レジスタ (1)

図 6‒16 の注 :(1) 出力および出力イネーブル・パスの各レジスタ・ブロックはバイパスできます。

(2) FPGA コアから送られるデータはハーフ・レート・モードのメモリ・インタフェース・クロック周波数の半分です。

(3) ライト・クロックは PLL から供給されます。

(4) ライト・クロックは PLL から供給されます。 DQ ライト・クロックと DQS ライト・クロックの間には、90° のオフセットがあります。

DFF

D Q

OE Reg AOE

DFF

D Q

OE Reg BOE

1

0

OR2

10

DFF

D Q

DFF

D Q

Half Data Rate to Single Data RateOutput-Enable Registers

Double Data RateOutput-Enable Registers

10

DFF

D Q

DFF

D Q

Half Data Rate to SingleData Rate Output Registers

10

DFF

D Q

DFF

D Q

From Core (2)

From Core (2)

From Core(wdata2) (2)




Half-Rate Clock (3)

Write Clock (4)

DFF

D Q

OE Reg AO

DFF

D Q

OE Reg BO

Double Data RateOutput Registers

10

TRI DQ or DQS



すべての I/O ブロックは、次の要素の間の遅延チェインが含まれています。

■ 出力レジスタと出力バッファ

■ 入力バッファと入力レジスタ

■ 出力イネーブルと出力バッファ

■ RT OCT イネーブル・コントロール・レジスタと出力バッファ

DQS 遅延チェインをバイパスして 0° 位相シフトを達成することもできます。

図 6–17 に I/O ブロックにおける遅延チェインを示します。

各 DQS ロジックブロックは dqsbusout 出力の後の遅延チェイン、および dqsenable入力の前の他の遅延チェインで構成されます。

図 6–18 に、DQS 入力パスにおける遅延チェインを示します。

図6‒17. I/O ブロックにおける遅延チェイン

図6‒18. DQS 入力パスにおける遅延チェイン

D5 OCTdelaychain

OCT Enable Output Enable

D5output-enable

delay chain

D5 Delaydelay chain

D1 Delaydelay chain

01DQ or DQS

DQSEnable

dqsin

dqsenable

DQS Enable Control

DQS delaychain D4

delay chain

dqsbusoutDQS

T11 delay chain



ハード・メモリ・コントローラCyclone V の専用のハード・メモリ・コントローラはコア・ロジックを使用して実装

された Cyclone V メモリ・コントローラと比較して、より高いメモリ・インタフェー

ス周波数のサポートを可能にします。

Cyclone V デバイス内のハード・メモリ・コントローラは SDRAM インタフェースの

データ、アドレス、コマンド、コントロール、およびクロック・ピンとして専用の

I/O ピンを使用しています。ハード・メモリ・コントローラを使用しない場合、通常

の I/O ピンとして、これらの専用のピンを使用することができます。

DDR2 および DDR3 SDRAM インタフェースに DDR2 およびの DDR3 SDRAM 高性能コン

トローラ II に似た他の機能をサポートする専用のメモリ・コントローラを使用する

ことができます。

f メモリ・コントローラについて詳しくは、外部メモリ・インタフェース・ハンド

ブックの「 Design Guidelines」を参照してください。

ハード・メモリ・コントローラの特長 r表 6–6 に、Cyclone V デバイス内のハード・メモリ・コントローラの機能を示します。

表6‒6. Cyclone V のハード・メモリ・コントローラの特長 ( その１ )

特長説明

メモリ・インタフェースのデータ幅

■ 8-、16-、および 32 ビット・データ

■ 16 ビット・データ + 8 ビット ECC


メモリ集積コントローラは、大 4G ビットの密度部分および 2 つのチップ・セレクトをサポートします。

メモリ・バースト長

■ DDR2—4 と 8 のバースト長

■ DDR3—8 のバースト長と 4 のバースト・チョップ

■ LPDDR2—2、4、8、および 16 のバースト長

コマンドやデータ・リオーダリング

コントローラは、アドレス衝突検出では、DRAM コマンドのアウト・オブ・オーダー実行および結果のイン・オーダー・リターンのサポートによって効率が向上します。

飢餓コントロール

飢餓カウンタは、すべての要求が事前定義されたタイムアウト期間の後に提供されることを保証します。この関数は、データをの並べ替えのときに優先順位の低いアクセスでデータが残されていないことを保証します。

ユーザー設定可能な優先サポート

コントローラが優先順位の高い要求を検出すると、その要求は、現在のキューイング要求をバイパスすることができます。この要求は、直ちに処理され、レイテンシが低減されます。

Avalon®-MM データ・スレーブのローカル・インタフェース

デフォルトでは、コントローラは、Avalon Memory Mapped プロトコルをサポートしています。

バンク管理

デフォルトでは、コントローラはアクセスごとにクローズド・ページのバンク管理を提供します。コントローラーは、着信トラフィックに基づいてロウが開いたままにしています。この機能は、特にランダムなトラフィックのためのコントローラの効率を向上させます。

ストリーミングのリードとライト

コントローラは、バンクが開いている場合、連続アドレスに連続的にクロック・サイクルごとにリードまたはライトを発行することができます。この機能は、大量のデータを持つ非常に高い効率を可能にします。


http://www.altera.com/literature/hb/external-memory/emi_plan.pdf


マルチポート・ロジックマルチポート・ロジックがコントローラにアクセスするにはコアロジックから 6ローカルインタフェースまで設定できます。

バンク・インタリーブコントローラは、ランダムなアドレスに連続してリードまたはライトを発行することができます。

予測バンク管理コントローラが早いので、リードまたはライトが発生したときに正しいロウが開けるバンク管理コマンドを早く発行することができます。これは、効率を向上させます。

マルチポート・インタフェース

インタフェースでは、ローカル・インタフェースを介してメモリ・コントローラにアクセスする大 6 のマスタ・データまで接続することができます。ポート上のトラフィックを中断することなく、マルチポート・スケジューリングのコンフィギュレーションを更新することができます。

内蔵のバースト・アダプタコントローラは、ローカル・インタフェース上の任意のサイズのバーストを受け入れ、効率的なメモリ・コマンドにこれらのバーストをマッピングすることができます。

コントローラのランタイム・コンフィギュレーション

この機能は、別にタイミング・パラメータの標準的なコンパイル・タイムの設定から FPGA の利コンフィギュレーションを必要とせずに、タイミング・パラメータを更新するためのサポートを提供します。

On-Die Termination コントローラは、メモリ内の ODT（On-Die Termination）を制御して、シグナル・インテグリティを向上させ、ボード・デザインを簡素化します。

ユーザー・コントローラ・リフレッシュ・タイミング

リフレッシュが発生したときに制御することができます。これにより、リフレッシュはリフレッシュ・ロック・アウト・タイムとの重要リードまたはライトの衝突を回避することができます。

低消費電力モード必要に応じてセルフ・リフレッシュまたはディープ・パワーダウン・モードにメモリを配置するコントローラを要求することができます。

パーシャル・アレイ・セルフ・リフレッシュ

電力を節約するモード・レジスタを使用してセルフ・リフレッシュ時にリフレッシュするメモリの領域を選択することができます。

ECC

Standard Hamming シングル・エラーの訂正、ダブル・エラーの訂正(SECDED) の誤り訂正コード（ECC）は、以下をサポートしています。



付加レイテンシ付加レイテンシを使用すると、コントローラがコマンド効率を向上させるから tRCD 前にバンクに ACTIVATE コマンドの後 READ/WRITE コマンドを発行できます。

ライト確認コントローラは、ローカル・インタフェース上のライト確認をサポートしています。

メモリ・コントローラの初期化のユーザー・コントロール

コントローラは、ユーザー・ロジック・コントロールでメモリ・コントローラの初期化をサポートします。例えば、プロセッサが存在する場合ユーザーがシステム内のソフトウェア制御経由です。

コントローラ・ボンドのサポート

より高い帯域幅を必要とするアプリケーションのための広いデータ幅を達成するために 2 つのコントローラを結合できます。

表6‒6. Cyclone V のハード・メモリ・コントローラの特長 ( その２ )

特長説明



図 6–19 に、マルチポート・ロジックで Cyclone V のハード・メモリ・コントローラ

の簡略図を示します。

結合サポートより広いデータ幅をサポートする 2 つのハード・メモリ・コントローラを結合する

ことができます。

2 つのハード・メモリ・コントローラを結合すると、データがユーザー・ロジックに

コントローラから出て行く同期していますが、データがメモリにコントローラの外

出は同期されません。

結合コントローラが同期化され、2 つの別々のアドレス・バスと 2 つの独立した命令

バスと独立した状態を維持されていません。これらのバスは別々にキャリブレート

されています。

図6‒19. Cyclone V のハード・メモリ・コントローラの簡略図

Hard Memory Controller

MultiportLogic

MemoryController

PHY Memory

FPGA

Avalon-MM Interface AFI

FPGACore Logic



図 6–20 および図 6–21 には、Cyclone V デバイスでのハード・メモリ・コントローラ

の数、配置、およびハード・メモリ・コントローラ用の結合サポートを示していま

す。

図6‒20. Cyclone V E A7、A5、と A9 デバイス、Cyclone V GX C4、C5、C7、と C9デバイス、および Cyclone V GT D5、D7、と D9 デバイスでのハード・メモリ・コントローラ(1)

図 6‒20 の注 :(1) ボトム・ハード・メモリ・コントローラでは 3.3/3.0-V コンフィギュレーション用の Cyclone V GX C5 デ

バイスでサポートされていません。

Bond

ing

(Cor

e Ro

utin

g)

32-bit Interface

Bank 8A Bank 7A


32-bit Interface

Bank 4A


Bank 3BBank 3A



f 専用ピンについて詳しくは、Cyclone V Device Family Pin Connection Guidelines を参照し

てください。

図6‒21. Cyclone V SX C2、C4、C5、と C6 デバイス、および Cyclone V ST D5 と D6デバイスでのハード・メモリ・コントローラ(1)

図 6‒21 の注 :(1) Cyclone V SoC FPGA デバイス用のボンディングはサポートされていません。

Bank 8A

32-bit DDR3 Interface

32-b

it D

DR

3 In

terfa

ce

Bank 4A


Bank 3BBank 3A

Bank

5H

PS

I/O

HPS I/O

HPS Block

HPS

Har

d M

emor

y C

ontro

ller


http://www.altera.com/literature/dp/cyclone-v/PCG-01014.pdf

第 6 章 : Cyclone V デバイスの外部メモリ・インタフェース 6‒31UniPHY IP

UniPHY IPUniPHY IP は、Cyclone V I/O 構造および Quartus II ソフトウェア TimeQuest タイミング・

アナライザを活用するために適化されています。 UniPHY IP とメモリ・コントロー

ラは、プロセス、電圧、および温度（PVT）のばらつきに対しても信頼性の高い動

作周波数を保証します。

UniPHY IP は、メモリ・インタフェースに関連するクロックを生成する PLL をインス

タンス化します。

Cyclone V デバイスは、データをフル・レート（I/O 周波数）からハーフ・レート（コ

ントローラ周波数）、およびその逆に変換するように、IOE でビルトイン・レジスタ

を備えています。 UniPHY IP およびアルテラのメモリ・コントローラ MegaCore ファン

クションを使用したメモリ・コントローラは、メモリ・デバイスの I/O インタフェー

スの半分の周波数で動作し、それにより高速メモリ・インタフェースでのタイミン

グ管理を改善できます。

UniPHY IP は、システムに必要な DQS 遅延チェイン数をダイナミックに選択すること

もできます。遅延量は、遅延エレメント固有の遅延と遅延ステップ数と遅延ステッ

プ値の積との合計に等しくなります。

f For more information about the UniPHY メガファンクションについて詳しくは、外部メモ

リ・ハンドブックの「 Reference Material 」を参照してください。


http://www.altera.com/literature/hb/external-memory/emi_ip.pdf

6‒32 第 6章 : Cyclone V デバイスの外部メモリ・インタフェース改訂履歴

改訂履歴表 6–7 に、本資料の改訂履歴を示します。

表6‒7. 改訂履歴

日付バージョン変更内容

2012 年 6 月 2.0

Quartus II ソフトウェア v12.0 リリースのための更新。

■ 項を再構築。

■「デザイン検討事項」、「DQS ポストアンブル回路」、and 「IOE レジスタ」の項を更新。

■ SoC デバイスに対する情報を追加。

■ 図 6–5、図 6–10、および図 6–21 を追加。

2012 年 2 月 1.2■ 図 6–20 を更新。

■ を更新。

2011 年 11 月 1.1■ 表 6–2 を更新。

■ 図 6–2 を追加。

2011 年 10 月 1.0 初版。


cyclone vデバイス・ハンドブック、 vol 1、第6 … › ... › hb › cyclone-v ›...

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