兼松エレクトロニクス株式会社 - cqpub.co.jpnrmm, omi326, ieee 1076.6, ieee 1364.1...
TRANSCRIPT
-
兼松エレクトロニクス株式会社
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
現実的なVerificationに向けて、
Ø TransEDA’s goalsn ICﾃﾞｻﾞｲﾝにおける検証時間の短縮n verificationﾒｿﾄﾞﾛｼﾞの構築をｻﾎﾟｰﾄn ﾓｼﾞｭｰﾙﾚﾍﾞﾙの検証を提供
n 簡易な導入
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
ユーザの声 Motorola
“We discovered that code coverage and analysis werethe missing links in our golden RTL methodology …
TransEDA’s products were the only ones that met ourcriteria and provided all of the Verilog codecoverage metrics requested by our team.”
Maureen GarnettSenior Staff Engineer/Scientist, M·CORE team
Motorola SPS
“We discovered that code coverage and analysis werethe missing links in our golden RTL methodology …
TransEDA’s products were the only ones that met ourcriteria and provided all of the Verilog codecoverage metrics requested by our team.”
Maureen GarnettSenior Staff Engineer/Scientist, M·CORE team
Motorola SPS
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
Design Reuseにおけるコードカバレッジの重要性
“It is essential to catch bugs as early as possible in the designprocess, since the time to find and correct a bug increases by an
order of magnitude at each level of design integration. …
Coverage tools such as VeriSure and VHDLCover provide a means ofmeasuring statement and path coverage for RTL designs and
testbenches. A coverage tool must be run on the final design and itshould indicate 100 percent statement and path coverage ...”
Reuse Methodology ManualFor System-on-a-Chip Designs
Second EditionMichael Keating, Synopsys
Pierre Bricaud, Mentor Graphics
“It is essential to catch bugs as early as possible in the designprocess, since the time to find and correct a bug increases by an
order of magnitude at each level of design integration. …
Coverage tools such as VeriSure and VHDLCover provide a means ofmeasuring statement and path coverage for RTL designs and
testbenches. A coverage tool must be run on the final design and itshould indicate 100 percent statement and path coverage ...”
Reuse Methodology ManualFor System-on-a-Chip Designs
Second EditionMichael Keating, Synopsys
Pierre Bricaud, Mentor Graphics
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
Verification NavigatorTM
Ø Design Verificationに必要なｺﾝﾎﾟｰﾈﾝﾄを包括n Code Coverage, Test Suite Optimization, Circuit
Activity Analysis, FSM Coverage
Ø Dual-Languagen シングルカーネルによるVerilogとVHDLのｻﾎﾟｰﾄ
Ø 対応Simulatorn Verilog-XL, Affirma-NC, VCS, VSS, ModelSimn UNIX and Windows-NT
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
VN-CoverVerilog & VHDL Code Coverage
Ø 効果的なテストベンチの作成を示唆
Ø Verilog/VHDLに対応しIPを有効に活用するdesign re-useをｻﾎﾟｰﾄ
Ø カバレッジという定量的な手法によりデザインの質を提供
Ø 最適なテストベンチの選択
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
Customer view …
“Verification Navigator is a key element of the designverification environment …
Its dual-language capability allows us to reduceverification time of complex SOC by quickly
identifying areas of low code-coverage whether theyare in newly-designed blocks or imported IP cores”
Al Carlson, Director of Hardware EngineeringCharles Industries, Chicago Illinois
“Verification Navigator is a key element of the designverification environment …
Its dual-language capability allows us to reduceverification time of complex SOC by quickly
identifying areas of low code-coverage whether theyare in newly-designed blocks or imported IP cores”
Al Carlson, Director of Hardware EngineeringCharles Industries, Chicago Illinois
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
VN-OptimizeTest Suite Optimization
Ø 一番有効なテストベンチをオーダリング
Ø ECO用のレグレッションテストを高速に行なうために必要なテストを、選択
Ø 過乗検証を行なっている余分なテストを削除
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
VN-ActivityCircuit Activity Analysis
Ø RTLデザインにおいて、早い段階にて効果的な電力解析を定量的に計測
Ø 信号やブロックレベルのアクティビティ合計値を表示
Ø ソースコードとの相対的な表示が可能
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
VN-StateState Machine Coverage
Ø Transition coverageにてFSMの検証品質を測る
Ø FSMを考慮したグラフィカルなドキュメントとして使用
Ø 簡易な使用方法n コーディングスタイルの変更不要
n ステートマシンの自動抽出
n バブルチャートを自動描画
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
Verification Navigator ﾛｰﾄﾞﾏｯﾌﾟ
ØVerilog／VHDL ルールチェックn RMM, OMI326, IEEE 1076.6, IEEE 1364.1
n Custom rules for strategic partners
Øより高速なシミュレーション
Øハードウェア設計に対する、C/C++ コードカバレッジ
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
State Navigatorのｱﾄﾞﾊﾞﾝﾃｰｼﾞ
Ø Finite State Machine デザインの表示、デバッグと Verification 環境n インタラクティブな FSM Debug, Behavioral Verification,
Static Verification, FSM カバレッジ
Ø Language Neutraln Verilog と VHDL両言語に対応
Ø 数多くのSimulatorをサポートn Verilog-XL, Affirma-NC, VCS, VSS, ModelSim
n UNIX and Windows-NT
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
FSMsが複数かつ複雑に関連している状態でのデバッグ
Ø 多量な FSMs の表示とデバッグが可能
Ø シミュレーションの結果から状態遷移をアニメーション表示
Ø 解析のために、ソースコードの同時表示と相対比較
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
Behavioral VerificationØ Dramatically increase
verification productivityby raising the level ofabstraction
Ø Define FSM behavior interms of sequencesn Powerful graphical
behavioral descriptionlanguage
Ø Match expectedbehavior with actualbehavior
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
スタティックな Verification
Ø シミュレーション前のチェック
n デッドステート
n 未到達なステート
n 何度も経過するトランジション
Ø FSM の複雑さとverification の難しさをパスの計測を事前に行なうことで確認
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
FSM カバレッジ
Ø トランジションカバレッジと
エクスプレッションカバレッジn FSM verification テストの
品質結果を最初に確認
Ø 結果をまず目視チェックn 追加の verification が
必要な部分を見分ける
-
兼松ｴﾚｸﾄﾛﾆｸｽ（株）
State Navigator ロードマップØ Non-FSM のシーケンシャルロジックのサポートØ Formal FSM チェック
n デッドロック
n Constant logicn Value reachabilityn Encodingn リダンダントロジック
Ø False シーケンシャル チェック