Title 強誘電体を用いたシリコン集積回路の高機能化に関する研究( Dissertation_全文 )

Author(s) 藤森 敬和

Citation 京都大学

Issue Date 2005-03-23

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Type Thesis or Dissertation

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Kyoto University

強誘電体を用いたシリコン集積回路の

　　　高機能化に関する研究

藤森敬和

強誘電体を用いたシリ=]ン集積回路の

　　　高機能化に関する研究

藤森敬和

概要

　本論文はシリコン集積回路を高機能化することを目的として強誘電体を用いた不揮発

性メモリの材料および容量形成プロセスの検討(第３章および第４章)と強誘電体を論理演

算回路に応用する手法(第５章)を検討した結果をまとめたものである

　第１章は序論であり背景と強誘電体メモリの特長と現状を述べ本研究の目標と方針を

明らかにするメモリに関してはスケーリング則に従い微細化が可能なＦＥＴ型強誘電体メモ

リの開発を選択するまた論理演算回路に強誘電体を適用する意義を示す

　第２章では強誘電体に特徴的な性質や物性について述べ成膜法の特徴や電気的

特性の評価方法を明確にする

　第３章はＦＥＴ型強誘電体メモリの高性能化を目的としこのデバイスに適した強誘電体

材料の開発を行う初めに強誘電体材料の検索を行ったシリコン上に直接強誘電体を形

成することはシリコンと強誘電体の界面での準位形成やシリコンの酸化の抑制が困難である

ため近年ではシリコンと強誘電体の間に誘電体や誘電体と金属を組み合わせたバッフア

層を用いる手法が一般的になっているしかしながらバッフア層を利用すると強誘電体と

バッフア層の容量が直列接続になるので強誘電体とバッフア層の容量の間で電圧分割が

生じる一般に強誘電体の比誘電率はバッフア層となる常誘電体のそれと比較すると非常

に大きいそのためデバイスに印加した電圧のうち強誘電体にかかる電圧は非常に小さく

なり分極反転を起こすことが困難となるこの課題を克服するためには強誘電体の誘電率

を低くすることが重要であるまた分極反転に必要な電界である抗電界が小さなことも大切

であるこれらの物性値を各種強誘電体について比較した結果Sr2Nb2O7系強誘電体など

何種類かの候補に絞られた FET 型強誘電体メモリとしてシリコン集積回路に適用するため

にはシリコンのソーストレイン活性化アニールなどの高温プロセス中でも結晶構造等が変

化しない高融点の材料が望ましいまた強誘電体は配線工程で還元雰囲気にさらされるが

その際還元されて特性が劣化しないことが重要であるこのためには金属酸化物の生成

エネルギーの大きな元素を構成元素とした材料が適している最後に強誘電体のキュリー温

度についても考慮したデバイスは使用温度範囲で動くだけではなくデバイスの加速試験

を行うために使用温度より広い範囲で動作する必要があるそのためには使用する強誘電体

のキュリー温度は250degC以上であることが求められるこれらの条件をすべて満たすSr2Nb2O7

強誘電体を選択したこの材料はバルクでは強誘電性が確認されているが薄膜での報告

例は存在していなかった

　成膜は組成の制御性に優れるソルゲル法で行った900以上のアニール後にSr2Nb2O7

結晶が生じていることを確認したしかし電気的特性の評価から強誘電性は確認できなか

ったこの材料のキュリ一点は1300cC以上と報告されている半経験的にキュリー温度が高

すぎると強誘電性が発現しにくいことが知られておりキュリ一点を適当な水準に下げること

を試みた強誘電体ﾒﾓﾘで実用化されているＰＺＴ(Pb(ＺrTi)03)のキュリ一点は400～

600(Ｃ程度であるのでこのあたりを目標にするキュリ一点を下げるためにキュリ一点が

-107degCと低いSr2Ta2O7とを固溶させる実験を行った結果キュリ一点が600以下となると

予想されるSr2Ta2O7の固溶量が70～90の範囲で強誘電性を確認することができたこの

系の強誘電体について薄膜で強誘電性を確認したのは世界で初めてである

　第４章では第３章で開発したSTN(Sr2(TaNb)207)強誘電体薄膜を使いＦＥＴ型強誘

電体メモリの一種であるMFMIS(Metal FerroelectricMetal Insulator Semiconductor)構造を

作製した MIS 部分にはシリコン集積回路で使用される信頼性の高いMOS(Metal Oxide

Semiconductor)構造を用いた MOS のＭ層に相当するポリシリコンはＳＴＮの電極として使用

するＰtとの反応性が高く400cC以上で化合物(シリサイド)を形成してしまう問題があったポ

リシリコンとPtの間に導電性酸化物であるIrO2の拡散バリア層を設けることによりシリサイド

の形成を抑えることができたまたSIMSにより作製したMIMIS構造の元素の深さ分布を

計測したがＳＴＮ強誘電体の構成元素であるSrＴａNbの拡散は見られないことを確認した

またMFMIS構造作製後シリコン集積回路の配線プロセスを行ったが強誘電体特性の

劣化は見られなかったこれはＳＴＮ強誘電体構成元素の酸化物の生成エネルギーが大き

く還元耐性が強いためだと考えられる FET 型メモリにおいて強誘電体の分極に応じたト

レイン電流の変化を確認した ＳＴＮを用いたＦＥＴ型メモリのデータ保持時間を測定したところ

およそ２週間の保持を確認した ＦＥＴ型強誘電体メモリで問題になるデータ保持時間につい

て強誘電体を流れるリーグ電流による電荷流出のモデルをたてたところ実測結果を良く表

すことができたこのモデルを使うことで10年間のデータ保持を実現するためにはリーグ電

流を２桁向上させる必要があるという指針を得た

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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ｊ 惑4 ゛゛ 啖り 77タ盾坦

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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強誘電体を用いたシリコン集積回路の

　　　高機能化に関する研究

藤森敬和

強誘電体を用いたシリ=]ン集積回路の

　　　高機能化に関する研究

藤森敬和

概要

　本論文はシリコン集積回路を高機能化することを目的として強誘電体を用いた不揮発

性メモリの材料および容量形成プロセスの検討(第３章および第４章)と強誘電体を論理演

算回路に応用する手法(第５章)を検討した結果をまとめたものである

　第１章は序論であり背景と強誘電体メモリの特長と現状を述べ本研究の目標と方針を

明らかにするメモリに関してはスケーリング則に従い微細化が可能なＦＥＴ型強誘電体メモ

リの開発を選択するまた論理演算回路に強誘電体を適用する意義を示す

　第２章では強誘電体に特徴的な性質や物性について述べ成膜法の特徴や電気的

特性の評価方法を明確にする

　第３章はＦＥＴ型強誘電体メモリの高性能化を目的としこのデバイスに適した強誘電体

材料の開発を行う初めに強誘電体材料の検索を行ったシリコン上に直接強誘電体を形

成することはシリコンと強誘電体の界面での準位形成やシリコンの酸化の抑制が困難である

ため近年ではシリコンと強誘電体の間に誘電体や誘電体と金属を組み合わせたバッフア

層を用いる手法が一般的になっているしかしながらバッフア層を利用すると強誘電体と

バッフア層の容量が直列接続になるので強誘電体とバッフア層の容量の間で電圧分割が

生じる一般に強誘電体の比誘電率はバッフア層となる常誘電体のそれと比較すると非常

に大きいそのためデバイスに印加した電圧のうち強誘電体にかかる電圧は非常に小さく

なり分極反転を起こすことが困難となるこの課題を克服するためには強誘電体の誘電率

を低くすることが重要であるまた分極反転に必要な電界である抗電界が小さなことも大切

であるこれらの物性値を各種強誘電体について比較した結果Sr2Nb2O7系強誘電体など

何種類かの候補に絞られた FET 型強誘電体メモリとしてシリコン集積回路に適用するため

にはシリコンのソーストレイン活性化アニールなどの高温プロセス中でも結晶構造等が変

化しない高融点の材料が望ましいまた強誘電体は配線工程で還元雰囲気にさらされるが

その際還元されて特性が劣化しないことが重要であるこのためには金属酸化物の生成

エネルギーの大きな元素を構成元素とした材料が適している最後に強誘電体のキュリー温

度についても考慮したデバイスは使用温度範囲で動くだけではなくデバイスの加速試験

を行うために使用温度より広い範囲で動作する必要があるそのためには使用する強誘電体

のキュリー温度は250degC以上であることが求められるこれらの条件をすべて満たすSr2Nb2O7

強誘電体を選択したこの材料はバルクでは強誘電性が確認されているが薄膜での報告

例は存在していなかった

　成膜は組成の制御性に優れるソルゲル法で行った900以上のアニール後にSr2Nb2O7

結晶が生じていることを確認したしかし電気的特性の評価から強誘電性は確認できなか

ったこの材料のキュリ一点は1300cC以上と報告されている半経験的にキュリー温度が高

すぎると強誘電性が発現しにくいことが知られておりキュリ一点を適当な水準に下げること

を試みた強誘電体ﾒﾓﾘで実用化されているＰＺＴ(Pb(ＺrTi)03)のキュリ一点は400～

600(Ｃ程度であるのでこのあたりを目標にするキュリ一点を下げるためにキュリ一点が

-107degCと低いSr2Ta2O7とを固溶させる実験を行った結果キュリ一点が600以下となると

予想されるSr2Ta2O7の固溶量が70～90の範囲で強誘電性を確認することができたこの

系の強誘電体について薄膜で強誘電性を確認したのは世界で初めてである

　第４章では第３章で開発したSTN(Sr2(TaNb)207)強誘電体薄膜を使いＦＥＴ型強誘

電体メモリの一種であるMFMIS(Metal FerroelectricMetal Insulator Semiconductor)構造を

作製した MIS 部分にはシリコン集積回路で使用される信頼性の高いMOS(Metal Oxide

Semiconductor)構造を用いた MOS のＭ層に相当するポリシリコンはＳＴＮの電極として使用

するＰtとの反応性が高く400cC以上で化合物(シリサイド)を形成してしまう問題があったポ

リシリコンとPtの間に導電性酸化物であるIrO2の拡散バリア層を設けることによりシリサイド

の形成を抑えることができたまたSIMSにより作製したMIMIS構造の元素の深さ分布を

計測したがＳＴＮ強誘電体の構成元素であるSrＴａNbの拡散は見られないことを確認した

またMFMIS構造作製後シリコン集積回路の配線プロセスを行ったが強誘電体特性の

劣化は見られなかったこれはＳＴＮ強誘電体構成元素の酸化物の生成エネルギーが大き

く還元耐性が強いためだと考えられる FET 型メモリにおいて強誘電体の分極に応じたト

レイン電流の変化を確認した ＳＴＮを用いたＦＥＴ型メモリのデータ保持時間を測定したところ

およそ２週間の保持を確認した ＦＥＴ型強誘電体メモリで問題になるデータ保持時間につい

て強誘電体を流れるリーグ電流による電荷流出のモデルをたてたところ実測結果を良く表

すことができたこのモデルを使うことで10年間のデータ保持を実現するためにはリーグ電

流を２桁向上させる必要があるという指針を得た

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

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（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

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受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

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強誘電体を用いたシリ=]ン集積回路の

　　　高機能化に関する研究

藤森敬和

概要

　本論文はシリコン集積回路を高機能化することを目的として強誘電体を用いた不揮発

性メモリの材料および容量形成プロセスの検討(第３章および第４章)と強誘電体を論理演

算回路に応用する手法(第５章)を検討した結果をまとめたものである

　第１章は序論であり背景と強誘電体メモリの特長と現状を述べ本研究の目標と方針を

明らかにするメモリに関してはスケーリング則に従い微細化が可能なＦＥＴ型強誘電体メモ

リの開発を選択するまた論理演算回路に強誘電体を適用する意義を示す

　第２章では強誘電体に特徴的な性質や物性について述べ成膜法の特徴や電気的

特性の評価方法を明確にする

　第３章はＦＥＴ型強誘電体メモリの高性能化を目的としこのデバイスに適した強誘電体

材料の開発を行う初めに強誘電体材料の検索を行ったシリコン上に直接強誘電体を形

成することはシリコンと強誘電体の界面での準位形成やシリコンの酸化の抑制が困難である

ため近年ではシリコンと強誘電体の間に誘電体や誘電体と金属を組み合わせたバッフア

層を用いる手法が一般的になっているしかしながらバッフア層を利用すると強誘電体と

バッフア層の容量が直列接続になるので強誘電体とバッフア層の容量の間で電圧分割が

生じる一般に強誘電体の比誘電率はバッフア層となる常誘電体のそれと比較すると非常

に大きいそのためデバイスに印加した電圧のうち強誘電体にかかる電圧は非常に小さく

なり分極反転を起こすことが困難となるこの課題を克服するためには強誘電体の誘電率

を低くすることが重要であるまた分極反転に必要な電界である抗電界が小さなことも大切

であるこれらの物性値を各種強誘電体について比較した結果Sr2Nb2O7系強誘電体など

何種類かの候補に絞られた FET 型強誘電体メモリとしてシリコン集積回路に適用するため

にはシリコンのソーストレイン活性化アニールなどの高温プロセス中でも結晶構造等が変

化しない高融点の材料が望ましいまた強誘電体は配線工程で還元雰囲気にさらされるが

その際還元されて特性が劣化しないことが重要であるこのためには金属酸化物の生成

エネルギーの大きな元素を構成元素とした材料が適している最後に強誘電体のキュリー温

度についても考慮したデバイスは使用温度範囲で動くだけではなくデバイスの加速試験

を行うために使用温度より広い範囲で動作する必要があるそのためには使用する強誘電体

のキュリー温度は250degC以上であることが求められるこれらの条件をすべて満たすSr2Nb2O7

強誘電体を選択したこの材料はバルクでは強誘電性が確認されているが薄膜での報告

例は存在していなかった

　成膜は組成の制御性に優れるソルゲル法で行った900以上のアニール後にSr2Nb2O7

結晶が生じていることを確認したしかし電気的特性の評価から強誘電性は確認できなか

ったこの材料のキュリ一点は1300cC以上と報告されている半経験的にキュリー温度が高

すぎると強誘電性が発現しにくいことが知られておりキュリ一点を適当な水準に下げること

を試みた強誘電体ﾒﾓﾘで実用化されているＰＺＴ(Pb(ＺrTi)03)のキュリ一点は400～

600(Ｃ程度であるのでこのあたりを目標にするキュリ一点を下げるためにキュリ一点が

-107degCと低いSr2Ta2O7とを固溶させる実験を行った結果キュリ一点が600以下となると

予想されるSr2Ta2O7の固溶量が70～90の範囲で強誘電性を確認することができたこの

系の強誘電体について薄膜で強誘電性を確認したのは世界で初めてである

　第４章では第３章で開発したSTN(Sr2(TaNb)207)強誘電体薄膜を使いＦＥＴ型強誘

電体メモリの一種であるMFMIS(Metal FerroelectricMetal Insulator Semiconductor)構造を

作製した MIS 部分にはシリコン集積回路で使用される信頼性の高いMOS(Metal Oxide

Semiconductor)構造を用いた MOS のＭ層に相当するポリシリコンはＳＴＮの電極として使用

するＰtとの反応性が高く400cC以上で化合物(シリサイド)を形成してしまう問題があったポ

リシリコンとPtの間に導電性酸化物であるIrO2の拡散バリア層を設けることによりシリサイド

の形成を抑えることができたまたSIMSにより作製したMIMIS構造の元素の深さ分布を

計測したがＳＴＮ強誘電体の構成元素であるSrＴａNbの拡散は見られないことを確認した

またMFMIS構造作製後シリコン集積回路の配線プロセスを行ったが強誘電体特性の

劣化は見られなかったこれはＳＴＮ強誘電体構成元素の酸化物の生成エネルギーが大き

く還元耐性が強いためだと考えられる FET 型メモリにおいて強誘電体の分極に応じたト

レイン電流の変化を確認した ＳＴＮを用いたＦＥＴ型メモリのデータ保持時間を測定したところ

およそ２週間の保持を確認した ＦＥＴ型強誘電体メモリで問題になるデータ保持時間につい

て強誘電体を流れるリーグ電流による電荷流出のモデルをたてたところ実測結果を良く表

すことができたこのモデルを使うことで10年間のデータ保持を実現するためにはリーグ電

流を２桁向上させる必要があるという指針を得た

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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概要

　本論文はシリコン集積回路を高機能化することを目的として強誘電体を用いた不揮発

性メモリの材料および容量形成プロセスの検討(第３章および第４章)と強誘電体を論理演

算回路に応用する手法(第５章)を検討した結果をまとめたものである

　第１章は序論であり背景と強誘電体メモリの特長と現状を述べ本研究の目標と方針を

明らかにするメモリに関してはスケーリング則に従い微細化が可能なＦＥＴ型強誘電体メモ

リの開発を選択するまた論理演算回路に強誘電体を適用する意義を示す

　第２章では強誘電体に特徴的な性質や物性について述べ成膜法の特徴や電気的

特性の評価方法を明確にする

　第３章はＦＥＴ型強誘電体メモリの高性能化を目的としこのデバイスに適した強誘電体

材料の開発を行う初めに強誘電体材料の検索を行ったシリコン上に直接強誘電体を形

成することはシリコンと強誘電体の界面での準位形成やシリコンの酸化の抑制が困難である

ため近年ではシリコンと強誘電体の間に誘電体や誘電体と金属を組み合わせたバッフア

層を用いる手法が一般的になっているしかしながらバッフア層を利用すると強誘電体と

バッフア層の容量が直列接続になるので強誘電体とバッフア層の容量の間で電圧分割が

生じる一般に強誘電体の比誘電率はバッフア層となる常誘電体のそれと比較すると非常

に大きいそのためデバイスに印加した電圧のうち強誘電体にかかる電圧は非常に小さく

なり分極反転を起こすことが困難となるこの課題を克服するためには強誘電体の誘電率

を低くすることが重要であるまた分極反転に必要な電界である抗電界が小さなことも大切

であるこれらの物性値を各種強誘電体について比較した結果Sr2Nb2O7系強誘電体など

何種類かの候補に絞られた FET 型強誘電体メモリとしてシリコン集積回路に適用するため

にはシリコンのソーストレイン活性化アニールなどの高温プロセス中でも結晶構造等が変

化しない高融点の材料が望ましいまた強誘電体は配線工程で還元雰囲気にさらされるが

その際還元されて特性が劣化しないことが重要であるこのためには金属酸化物の生成

エネルギーの大きな元素を構成元素とした材料が適している最後に強誘電体のキュリー温

度についても考慮したデバイスは使用温度範囲で動くだけではなくデバイスの加速試験

を行うために使用温度より広い範囲で動作する必要があるそのためには使用する強誘電体

のキュリー温度は250degC以上であることが求められるこれらの条件をすべて満たすSr2Nb2O7

強誘電体を選択したこの材料はバルクでは強誘電性が確認されているが薄膜での報告

例は存在していなかった

　成膜は組成の制御性に優れるソルゲル法で行った900以上のアニール後にSr2Nb2O7

結晶が生じていることを確認したしかし電気的特性の評価から強誘電性は確認できなか

ったこの材料のキュリ一点は1300cC以上と報告されている半経験的にキュリー温度が高

すぎると強誘電性が発現しにくいことが知られておりキュリ一点を適当な水準に下げること

を試みた強誘電体ﾒﾓﾘで実用化されているＰＺＴ(Pb(ＺrTi)03)のキュリ一点は400～

600(Ｃ程度であるのでこのあたりを目標にするキュリ一点を下げるためにキュリ一点が

-107degCと低いSr2Ta2O7とを固溶させる実験を行った結果キュリ一点が600以下となると

予想されるSr2Ta2O7の固溶量が70～90の範囲で強誘電性を確認することができたこの

系の強誘電体について薄膜で強誘電性を確認したのは世界で初めてである

　第４章では第３章で開発したSTN(Sr2(TaNb)207)強誘電体薄膜を使いＦＥＴ型強誘

電体メモリの一種であるMFMIS(Metal FerroelectricMetal Insulator Semiconductor)構造を

作製した MIS 部分にはシリコン集積回路で使用される信頼性の高いMOS(Metal Oxide

Semiconductor)構造を用いた MOS のＭ層に相当するポリシリコンはＳＴＮの電極として使用

するＰtとの反応性が高く400cC以上で化合物(シリサイド)を形成してしまう問題があったポ

リシリコンとPtの間に導電性酸化物であるIrO2の拡散バリア層を設けることによりシリサイド

の形成を抑えることができたまたSIMSにより作製したMIMIS構造の元素の深さ分布を

計測したがＳＴＮ強誘電体の構成元素であるSrＴａNbの拡散は見られないことを確認した

またMFMIS構造作製後シリコン集積回路の配線プロセスを行ったが強誘電体特性の

劣化は見られなかったこれはＳＴＮ強誘電体構成元素の酸化物の生成エネルギーが大き

く還元耐性が強いためだと考えられる FET 型メモリにおいて強誘電体の分極に応じたト

レイン電流の変化を確認した ＳＴＮを用いたＦＥＴ型メモリのデータ保持時間を測定したところ

およそ２週間の保持を確認した ＦＥＴ型強誘電体メモリで問題になるデータ保持時間につい

て強誘電体を流れるリーグ電流による電荷流出のモデルをたてたところ実測結果を良く表

すことができたこのモデルを使うことで10年間のデータ保持を実現するためにはリーグ電

流を２桁向上させる必要があるという指針を得た

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

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　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

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図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

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四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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　成膜は組成の制御性に優れるソルゲル法で行った900以上のアニール後にSr2Nb2O7

結晶が生じていることを確認したしかし電気的特性の評価から強誘電性は確認できなか

ったこの材料のキュリ一点は1300cC以上と報告されている半経験的にキュリー温度が高

すぎると強誘電性が発現しにくいことが知られておりキュリ一点を適当な水準に下げること

を試みた強誘電体ﾒﾓﾘで実用化されているＰＺＴ(Pb(ＺrTi)03)のキュリ一点は400～

600(Ｃ程度であるのでこのあたりを目標にするキュリ一点を下げるためにキュリ一点が

-107degCと低いSr2Ta2O7とを固溶させる実験を行った結果キュリ一点が600以下となると

予想されるSr2Ta2O7の固溶量が70～90の範囲で強誘電性を確認することができたこの

系の強誘電体について薄膜で強誘電性を確認したのは世界で初めてである

　第４章では第３章で開発したSTN(Sr2(TaNb)207)強誘電体薄膜を使いＦＥＴ型強誘

電体メモリの一種であるMFMIS(Metal FerroelectricMetal Insulator Semiconductor)構造を

作製した MIS 部分にはシリコン集積回路で使用される信頼性の高いMOS(Metal Oxide

Semiconductor)構造を用いた MOS のＭ層に相当するポリシリコンはＳＴＮの電極として使用

するＰtとの反応性が高く400cC以上で化合物(シリサイド)を形成してしまう問題があったポ

リシリコンとPtの間に導電性酸化物であるIrO2の拡散バリア層を設けることによりシリサイド

の形成を抑えることができたまたSIMSにより作製したMIMIS構造の元素の深さ分布を

計測したがＳＴＮ強誘電体の構成元素であるSrＴａNbの拡散は見られないことを確認した

またMFMIS構造作製後シリコン集積回路の配線プロセスを行ったが強誘電体特性の

劣化は見られなかったこれはＳＴＮ強誘電体構成元素の酸化物の生成エネルギーが大き

く還元耐性が強いためだと考えられる FET 型メモリにおいて強誘電体の分極に応じたト

レイン電流の変化を確認した ＳＴＮを用いたＦＥＴ型メモリのデータ保持時間を測定したところ

およそ２週間の保持を確認した ＦＥＴ型強誘電体メモリで問題になるデータ保持時間につい

て強誘電体を流れるリーグ電流による電荷流出のモデルをたてたところ実測結果を良く表

すことができたこのモデルを使うことで10年間のデータ保持を実現するためにはリーグ電

流を２桁向上させる必要があるという指針を得た

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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ｊ 惑4 ゛゛ 啖り 77タ盾坦

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができるここでは論

理演算回路内のデータ保持装置であるラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシクと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリは13という小さな面積で平均消費電力約1200で実現できることを証明した

　第６章は結論であり本論文の結果をまとめているまた今後の課題として強誘電体メ

モリと強誘電体を用いた論理演算回路についての課題を挙げ今後の研究の目標と方向性

を示している

一１

目

謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

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蜃面伺晶 MPE

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　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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謝辞

　本論文をまとめるに当たって終始懇切かつご丁寧なご指導をいただき数多くの貴重な

ご助言を賜りました京都大学大学院工学研究科電子工学専攻の石川順三教授に心から

感謝の意を表します同電子工学専攻の松重和美教授鈴木実教授には多くの貴重な

ご助言ご指導をいただき深く感謝いたします

　本研究は筆者がローム株式会社において実施したものであり本研究の機会を与えてい

ただいたローム株式会社に心より感謝いたします本研究を遂行するにあたり常日頃から

暖かくご支援ご指導いただきましたローム株式会社研究開発本部高須秀視取締役本

部長同本部神渾公統括部長ロームアポロデバイス株式会社重松康弘部長に深く感

謝申し上げます

　本研究を遂行する過程で絶えずご指導ご助言いただきました奈良先端科学技術大学

院大学塩寄忠教授東京工業大学石原宏教授大阪大学基礎工学部奥山雅則教授

東北大学亀山充隆教授東北大学電気通信研究所羽生貴弘教授大阪府立大学

藤村紀文教授兵庫県立大学清水勝助教授に心から感謝申し上げます

　本研究のためこころよく原料の提供とご助言をいただいた三菱マテリアル株式会社総合

研究所小木勝実室長ならびに研究所の方々に心から謝意を表明します

　ローム株式会社新材料デバイス研究開発センターの中村孝課長には本研究の全期間

に渡って実務面での貴重なご助言懇切丁寧なご指導をいただきましたここに深く感謝

申し上げます常日頃より惜しみないご討論をしていただき貴重なご助言をいただきました

ローム株式会社VLSI製造部小渾孝典技術主査干場一博技術主査当社LSI先端デ

バイス開発部鮫島克己技術主査中尾雄一係長泉直希技術主査当社新材料デバイ

ス研究開発センター淵上貴昭技術員木村啓明氏ローム浜松株式会社中村智史技術

主査に深く感謝の意を表します

　本論文を完成するにあたりここまで私を育てていただいた両親と陰ながら支えてくれた

妻詠美子にこころより感謝いたします

　紙面の関係で割愛させていただきましたが本研究は以上の方々の他にも多くの方の

ご協力とご支援のもとに遂行されましたここに改めてこれらの方々に心から厚く御礼を申し

上げます

IV

概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

135

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概要

謝辞

ｌ

IV

目次

第1章

序論

１

L1　シリコン集積回路helliphelliphelliphelliphelliphelliphellip

12　強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphellip

121　キャパシタ型強誘電体メモリhelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

122　FET型強誘電体メモリhelliphellip

1

４

５

６

9

11

13　強誘電体の論理演算回路への応用hellip

14　本研究の目的と論文の構成helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

第２章強誘電体薄膜の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

21　強誘電体メモリに用いられる強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip17

22　強誘電体薄膜の作製方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip helliphelliphelliphelliphellip19

221　各種成膜法の紹介helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip20

222　ソルゲ

23　強誘電体薄膜の評価方法helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

231　強誘電体薄膜の電気的特性評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip26

第３章低誘電率強誘電体材料の開発helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

31　FET型強誘電体メモリの問題点と適する強誘電体材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip31

311

312　キュリー温度 helliphelliphellip36

　3工3　リーグ電流特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip36

32　FET型強誘電体メモリ材料としてのSr2Nb2O7系材料helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip37

Ｖ

321　高温

322　還元

38

33　ソルゲル法によるSr2Nb2O7系薄膜の作製helliphelliphelliphelliphellip

　331　Sr2Nb2O7薄膜の作製と問題点helliphelliphelliphelliphelliphelliphelliphelliphellip

０　０

４　４

332　Ｔａ置換したSr2(NbTa)2O7薄膜による強誘電性発現helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip44

第４章ＦＥＴ型強誘電体メこｅﾘの作製と評価helliphelliphelliphelliphelliphelliphellip

41　MFMIS構造の作製helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

42　メモリの電気的特性helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

43　データ保持時間についての考察helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

431　10日以上のデータ保持特性の確認helliphelliphelliphelliphelliphellip

432　データ保持時間の考察とより長時間保持への指針helliphelliphelliphelliphellip

参考文献helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

51　論理演算回路に適したＰＺＴ系強誘電体材料helliphelliphelliphelliphelliphelliphelliphellip

511　強誘電体の低

57

57

61

７　００

ＶＯ

ＶＯ

１　７

７　７

79

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製helliphelliphelliphellip79

512　低電圧動作強誘電体の作製hellip 87

　513　疲労特性試験の加速方法の検討helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip93

52　強誘電体を用いた論理演算回路の不揮発化helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip97

521　不揮発性ラッチの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

522　不揮発性ラッチ回路の作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphellip

523　不揮発性ラッチのス

97

103

53　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip109

　531　強誘電体機能パスゲートロジックの提案helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip113

　532　機能パスゲートの作製と評価helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip119

54　今後の課題と展望helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip125

第６章結論helliphelliphellip

I

１２９

61　本論文の結果のまとめhelliphelliphelliphelliphellip

62　今後の課題helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip

621　強誘電体メモリhelliphelliphelliphelliphelliphellip

622　強誘電体を用いた論理演算回路helliphelliphelliphelliphelliphelliphelliphelliphellip

129

131

131

132

本研究lこ関する業績helliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphelliphellip133

- II －

第1章序論

11シリコン集積回路

　パーソナルコンピュータや携帯電話などの情報機器は著しく普及しこれらの端末で扱う情

報量は増大し続けているまたテレビを中心として電子レンジ冷蔵庫洗濯機といった家

電製品も急速にネットワークに組み込まれデジタル制御化され多くの情報をやり取りする

と予想されているこのような情報家電は今後急速に市場を拡大し日本の産業の牽引役

になると期待されているさらに携帯電話に代表されるような情報端末のモバイル化が拡

大し続けておりまた電子マネークレジットカード鉄道の乗車券などはセキュリティ性の

高いICチップを搭載したカードが実用化されつつある

　これらの商品にはLSI(Large Scale Integrated circuit)と呼ばれるシリコン集積回路が大量

に使用されているこのため商品の付加価値の大半がシリコン集積回路の機能と性能によ

って決まるという傾向は今後ますます強くなっていくと考えられるシリコン集積回路を高機

能化しその性能を向上していくことは日本の産業発展にとって重要なことである

　モバイル機器においては処理速度等の性能もさることながら機器の小型軽量化と充

電無しで使用できる時間を示すバッテリ寿命を延ばすことが強く要求されている機器の低

消費電力化はバッテリ寿命を延ばし携帯するバッテリの大きさも小さくできることから最重

要課題であるモバイル機器に搭載するメモリには低消費電力性とともにバッテリの電力

が途絶えたときのデータ保護の目的で不揮発性も要求されているこれら低消費電力の不揮

発性メモリを既存技術の延長上で低価格で実現するには高機能のロジック回路と不揮発

性メモリを混載する必要がありプロセス開発が難しくなるモバイル用途においてもメモリ

容量の大容量化か求められているこのためメモリセルの高密炭化を実現することによって

チップコストを低減することもきわめて重要な要素である

　既存のメモリと開発中の不揮発性メモリの特徴を表1-1にまとめる現在最も利用されてい

るメモリの一つであるDRAM(Dynamic Random Access Memory)はメモリセル面積が小さく

最も大容量化か進んでいるメモリであるしかし電源供給を絶つと保持している情報が消え

てしまう揮発性メモリであるため情報を保持するためには他の不揮発媒体(不揮発性メモリ

やハードディスクドライブ)に転送する必要があるまた電源供給しデータ保待をしている際

第1章　序論

にもリフレッシュ動作を必要とするため待機時の消費電力も比較的大きくなる

SRAM(Static Random Access Ｍｅｍｏry)はコンピュータのキャッシュメモリ等に使われ

DRAMよりも高速動作するものが作製されているしかしセル面積が大きくコストが高くな

ることが課題である

表1-1各種メモリの仕様

DRAM SRAM FLASH FeRAM MRAM PRAM

保持素子 キャパシタ トランジスタフローティン

　グゲート強誘電体キャパシタ

磁性体 相変化膜

不揮発性 times times 繰返し耐性

(writeread)OOCX） oooo lOVoo 10121012 lOVoo lOVoo

書込み電圧 低 低 高 低 低 低writeread時間 50ns50ns 8ns8ns 1ms60ns 50ns50ns 30ns30ns

９

セル面積 中 大 小 中９

９

　不揮発性メモリとしてはEEPROM (ElectricallyErasable Programable Read Only Memory)

やＦＬＡＳＨメモリといったデバイスが製品化されている田これらは基本的にＲＯＭ(Ｒｅａｄ

Only Memory)であり書き込みにμs消去にｍsオーダーの時間を必要とするこれは

SRAMDRAMと比較すると３桁以上低速であるまた絶縁膜中にトンネル現象により電流

を流すため書換え耐性が低くなる欠点もある書換え耐性は106回以下である

　近年新材料を導入する不揮発性メモリの研究開発が盛んに行われている中でも既

に実用化されているのが強誘電体メモリ(FeRAM FerroelectricRamdom Access Memory)で

ある他の不揮発性メモリとして強磁性体を用いたMRAM(Magnetoresistive RAM)結晶

状態とアモルファス状態で電気抵抗が変わる合金を用いたPRAM(Phase change ＲＡＭ)など

があるこれらの新材料を導入する不揮発性メモリは書き込み読み出し時間がSRAM

ＤＲＡＭと同じオーダーでランダムアクセスが可能なＲＡＭであるこの不揮発性と高速ラン

ダム性を同時に有するメモリは新しい概念であり大きな期待が寄せられている高速ラン

ダム性を備えた不揮発性メモリの中で唯一強誘電体メモリは1996年から量産化され実際

に使用され信頼性のデータも蓄積されている実用化メモリである現状では商品化されて

いるメモリ容量がIMビット程度まででありIGビットが実現されているDRAMやＦＬＡＳＨと

比較すると小容量のため強誘電体メモリの特長を活かした用途で使用されている

　強誘電体メモリがどのようなメモリ市場に入っていく可能性があるのかを図に示す超

高速が要求されるSRAMやデータの書換え頻度が少ないが小さなセル面積が要求される

１一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　11　シリコン訓丿回路

NAND ＦＬＡＳＨのような分野のメモリを置き換えることは難しいと考えられるしかし強誘電

体メモリはこのような特殊な用途以外の分野ではほぼすべての既存半導体メモリを置き換え

る可能性をもっていると考えられるまた低消費電力で高速動作の不揮発性メモリという新

しいメモリの誕生はそれ自体新しい市場を切り開いてゆく可能性をもっている即ちこれま

で半導体メモリでは不可能だった分野でも強誘電体メモリを用いることによって実現できるこ

とも少なくはないと考えられる

赳翻瞰

赳翻瞰Ｆ

速い

巡塑ＫＪいへト

遅い

図11メモリの階層構造と強誘電体メモリの市場性

　これまで不揮発性メモリという観点では10年のデータ保持が必須と考えられ実際に

実用化されているFeRAMも10年のデータ保持を保障しているしかしながら10年のデー

タ保持というのは10年間データが書換えられないことを想定しており高速ランダムアクセス

可能な特長を生かせないことになるまた一般家庭でも長期のデータ保存には

DVD(Digital Video Disc)のような光ディスク媒体やＨＤＤ(Ｈａrd Disc Drive)を使用し半導体

メモリを使うことはコストの点から稀であるつまりこれまで強誘電体メモリを含めた不揮発

性ＲＡＭの研究開発はすべてのメモリの長所をすべて兼ね備えた｢究極のﾒﾓﾘ｣を目指し

て行われてきたが現実にはすべてのメモリを置き換えるようなメモリは実現できていないつ

まり長期のデータ保持時間を保証するよりも強誘電体メモリの低消費電力性と高速ラン

ダムアクセス可能な不揮発性ＲＡＭとしての特長を活かすことに注力する戦略も存在する本

論文では不揮発性ＲＡＭのデータ保持時間の目標値をDRAMのリフレッシュ時間よりも

十分に長く人のライフサイクルにあわせ１日や数日に一度のデータリフレッシュは許容する

という観点から10日に設定した[叉]12に各種メモリのデータ保持時間を示す口この10

日というデータ保持時間の目標は1999～2004年にかけて経済産業省が出資補助を行っ

　　　　　　　　　　　　　　　　　　　ぐに

第1章　序論

た大学連携型産業科学技術プロジェクトである｢次世代強誘電体メモリの研究開発｣の目標

と同じ長さである[3]

　　DRAM

ハードディスク

FLASH

光ディスク

不揮発性RAM

　　(目標)

10日　　　10年

（9times105秒）（3times108秒）

1

(1秒)

103

(167分)

106

(116日)

データ保持時間(秒)

109

(317年)

図12各種メモリのデータ保持時間と不揮発性ＲＡＭの目標値

50年

12強誘電体メモリ

　強誘電体メモリの方式には大きく分けて２種類ある1つはキャパシタ型強誘電体メモリ

といい強誘電体キャパシタの残留分極によって２値情報を保持し抗電界以上の電界印加

による分極反転を利用して書き換え読み出しを行うものであるキャパシタ型強誘電体メ

モリは1980年代に米ラムトロン社[4]米クリサリス社(現米ナショナルセミコンダククー社)[5]

等が提唱した方式のものであり現在実用化されているのはこのタイプのメモリであるセル

構造はDRAMと似ていて１つの強誘電体キャパシクと１つの選択トランジスタで構成される

したがってキャパシタ型強誘電体メモリをITIC型強誘電体メモリと呼ぶことも多いこの構

造では強誘電体プロセスとＣＭＯＳプロセスを厚いSi02絶縁膜で分離することができるその

ため強誘電体キャパシタ形成の際のＣＭＯＳへの影響を最小限に抑えることができこれま

でシリコン集積回路で培ってきたCMOSトランジスタプロセスをほぼそのまま適用できたため

実用化が可能になったといっでも過言ではない

４

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

　もう一つは本研究の前半で取り上げるFET(Field Effect Transistor)型強誘電体メモリであ

るFET のゲート部に強誘電体キャパシクを配置した構成であるこのタイプは強誘電体の残

留分極を利用して半導体の抵抗を変化させるものである[6]このタイプのメモリの代表的なも

のにMFS FETfMetal FerroelectricSemiconductor ＦＥＴ)があるMFS FET は1970年代に日

本電気(株)[7]米Westinghouse社[8]等が提唱しているメモリでMOS FET のゲート絶縁膜

に強誘電体を用いることによりその残留分極を利用して半導体表面の伝導度を制御するも

のであるこの構造は非破壊読み出しが可能であるという特徴を持つがSiと強誘電体との

整合性の問題で実用化がなされていなかった

121キャパシタ型強誘電体メモリ

　キャパシタ型強誘電体メモリは現在の強誘電体メモリ開発の中心となっている構造で

DRAMのキャパシタに強誘電体キャパシタを用いることで不揮発性を付加するものである

第５章の論理演算回路への強誘電体の応用においてはキャパシタ型の原理を利用してい

る図13にキャパシタ型強誘電体メモリセルの構造図を示す一般的なMOS ＦＥＴの上に

厚い層間絶縁膜を介して強誘電体キャパシタが形成されキャパシタとＦＥＴのソースが接続

されているメモリセルの回路図は図14のようになる選択するメモリセルに繋がるワードライ

ンに電圧をかけて選択トランジスタをＯＮにするビットラインとプレートライン間にパルス電圧

を印加することで強誘電体キャパシタの状態を検知する強誘電体にパルスを加えるとその

分極状態によって発生する電荷が異なる

図13キャパシタ型強誘電体メモリセルの構造図

第1章　序論

選択トランジスタ

強誘電体

キャパシタ

ビットライン

ワードライン

プレートライン

図14キャパシタ型強誘電体メモリセルの回路図

12２ＦＥＴ型強誘電体メモリ

　ＦＥＴ型強誘電体メモリの最も簡単な構造であるMFS FET はMIS FETfMetal Insulator

Semiconductor ＦＥＴ)のゲート絶縁膜に強誘電体を用いその強誘電体の残留分極による電

荷を利用して半導体内部に反転層を形成しソーストレイン間の抵抗を変化させることによ

りメモリ効果を得るものである動作原理を図15により説明する

+Ｖザ０

ON状態

Ｍゲート電極

Ｆ強誘電体

Ｓ半導体

図15 MFS FET の動作原理

Ｖrarr０

OFF状態

　ｎチャネルFETの場合を考えるゲート電圧に正の電圧(＋りを印加すると強誘電体の分

極は下向きになる強誘電体下部表面つまり半導体との界面部分には強誘電体の分極に

より正の電荷が現れているそのため強誘電体分極による正電荷を打ち消すように半導

　　　　　　　　　　　　　　　　　　　－６－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　12強誘電体メモリ

体Si中のキャリア(この場合は電子)が界面付近に集まり反転層を形成しソーストレイン間

は導通状態になる一方逆にゲート電極に負の電圧(-りを印加した場合を考える強誘電

体分極は上向きとなる電荷を中和するためにSi界面には正孔が引き寄せられSi界面に

反転層は形成されないソーストレイン間は遮断状態になるのでこれを検出すればゲート

電極に印加された電圧の符号を知ることができる強誘電体分極は電源電圧を切っても消

失しないので不揮発メモリとして利用することができるこのタイプのメモリの主な利点を列挙

する

　1 LSIの微細化のスケーリング則に準拠する

　2強誘電体に大きな残留分極を要求しない

　3非破壊読み出しである

　最初に挙げたスケーリング則に準拠することは微細化を進めていく上で重要な指標である

現在微細化が進んでいるDRAMは蓄積キャパシタに蓄える電荷量を一定以上に保つ必

要があることからスケーリング則にのらないデバイスでありメモリセルの微細化を進めると

相対的に蓄積キャパシタのサイズが大きくなっていきやがて微細化ができなくなると予測さ

れる表1-2にスケーリングによるメモリの出力信号をまとめたものを示すそれぞれ勾ﾉ(横)

方向の寸法を1んｚ(厚み)方向を1ん電圧を1んにした際にメモリセルの出力信号電圧が

どのように変化するかを表しており通常の微細化ではこれら３つを同時に行う(電界一定微

細化)ここで則まスケーリング因子である一般に１世代の微細化ではk=A程度が用いら

れ長さ方向のサイズが約70に微細化され面積がおよそ半分(1が)となるキャパシタ型

では微細化に伴い信号出力信号が1が倍と急速に減少するため今後微細化していく上

で強誘電体キャパシタを立体構造にし電荷量を増やす必要に迫られる FET 型の場合

Siに反転層を形成するのに必要なのは全電荷量ではなく電荷密度であるためデバイス

の面積を小さくしても特性は変化しない出力信号電圧は1んとなるがこれは使用する電源

電圧が減少したために生じるもので検出感度が変化するわけではない

　また反転層を形成するのに必要な電荷密度は1μＣｃｍ２以下でキャパシタ型メモリで必

要とされる数十μＣｃｍ２と比べると低いこのため強誘電体材料の選択の幅が広がり材料

起因の信頼性劣化を防ぎ易くなることも考えられる

　さらに読み出しはソーストレイン間の抵抗変化を検知するため強誘電体分極を反転する

必要がないすなわち非破壊読み出し(ＮＤＲＯ Non-destructive Read Ｏｕt)が可能であるキ

ャパシタ型のような破壊読み出し型と比べると再書き込みの手順が必要ないために高速

で低消費電力のメモリとなるまた読み出しの際に強誘電体の分極を反転しなくても良いた

め読み出しの回数制限が無くなるという利点がある

フ

第1章　序論

表1-2スケーリングによるメモリセル出力信号強度

ﾒﾓﾘ方式 乃方向1ん z方向1ん 電圧1ん

DRAM方式

　　ケ

　　工

1A2 　趨

(薄さ限界に

　近い)

1ん

キャパズ型FeRAM

　孚

　　工

1A2 不変 1ん

FET型FeRAM

　　ケ

不変 不変 1ん

　このようにＦＥＴ型強誘電体メモリはキャパシタ型に対しても大きなﾒﾘｯﾄを持つにも関わら

ず1970年代に提唱されてから現在まで本格的な実用研究に至らなかったその理由として

はプロセス上の大きな問題があるためで強誘電体と半導体との整合性に起因するものであ

る強誘電体の多くは金属酸化物の結晶体でありその結晶化には高温での熱処理が必要

となる物質が多い酸化物強誘電体をSi上に直接成膜しようとすると強誘電体Si界面に

SiO2等の不要な膜が生成されてしまうこのような膜が生成されると動作電圧が増大するだけ

ではなくトラップ準位の発生によりその膜中に電子やイオン等の電荷がトラップされ残留分

極による電荷を打ち消してしまうまた成膜温度が高いと強誘電体の成分元素がSi中に拡

散しトランジスタ特性を変えてしまう恐れがある図16に３種類のＦＥＴ型強誘電体メモリの

セル構造を示す(ａ)のMFS構造が最も基本的な素子であり古くから研究されてきたが前

述のSiとの良好な界面特性を得るのが難しい

　(b)のMFISfMetal FerroelectricInsulator Semiconductor)[9]-[11]は強誘電体膜と半導体

界面を形成する絶縁体を独立に形成するためMFS構造では困難であった界面特性の制

御がやり易くなるしかしながら通常トランジスタのゲート絶縁膜に用いられているSiO2膜は

金属元素に対する拡散バリア性に乏しく強誘電体の構成元素が半導体界面特性を劣化さ

８

　　　　　　　　　　　　　　　　　　　　　　　　　　13強誘電体の論理演算回路への応用

せてしまうこのため拡散バリア性と半導体界面特性を両立できるような絶縁体膜を新たに

開発する必要がある

　(ｃ)はMFMISfMetal Ferroelectric Metal Insulator Semiconductor)構造で[12][13]で

ＭＯＳトランジスタのゲート電極と強誘電体キャパシタの下部電極を共通としたメモリセルであ

るこの構造ではＭＯＳトランジスタと強誘電体キャパシタが金属電極で分離されて形成され

ているこのため金属電極に拡散バリア性を持たせることで強誘電体の元素が半導体界

面へ移動することを防ぐことができるまたゲート絶縁膜に信頼性の高いSi02を用いること

ができプロセス難易度を下げることができる

p-type Si

(a) MFS構造

p-type Si

　　　(b)MFIS構造

図16 FET型メモリのセル構造

p-type Si

(c)MFMIS構造

13強誘電体の論理演算回路への応用

　シリコン集積回路は大きく分けてメモリと論理演算回路に分けられる強誘電体をメモリに

適用したFeRAMは多くの機関で研究されてきたが強誘電体を論理演算回路に適用する

研究はこれまでほとんど行われていない

　不揮発性メモリであるFeRAMはデータを書換え読み出しする際には電力を消費するが

データを保持するためには電源供給を必要としないつまり長時間データを保持する場合

にはメモリヘの電源供給を止めれば電力消費無しにデータ保持が可能であるつまり不

揮発のデバイスは消費電力が小さいことになる LSI の消費電力は回路が動作中の時の消

費電力である動作電力(active power)と電源は入っているが中の回路が動作していない時

の消費電力である待機電力(stand-by power)の２種類がある不揮発性ﾒﾓﾘはデータを保

持するだけの間はメモリブロツクヘ電源を供給する必要がないので待機電力をほとんど零に

することもできる図17に不揮発性を利用した電源オフによる低消費電力化について示す

　　　　　　　　　　　　　　　　　　　－りー

第上京_序論

データ処理をするために回路が動作中のとき以外は電源をオフにすることで待機電力を節

約することができるこの手法は回路の使用率が低くたまにしかデータ処理がない場合に

低消費電力効果が大きい携帯電話やノートパソコンなどはデータ処理の頻度が低く電

源オフによる低消費電力化は有効な技術である

　しかしながら電源オフによる低消費電力化がこれまであまり行われてこなかった理由とし

て電源をオフにする前に論理演算回路中に存在する順序回路やラッチ等の保持回路の

状態をハードディスクや不揮発性メモリに保存し再び電源をオンするときに保存した状態

を復帰する必要があることが挙げられる論理演算回路中に点在する順序回路の状態を取り

出すのは困難でそのための回路と配線と不揮発メモリが必要という難しさがある

uarrＨ-mi^ｉＳ

不揮発化

rarr

几ｙＬト

rarr

　時間

rarr

時間

図17電源オフによる低消費電力効果

　そこでメモリを不揮発化すると共に論理演算回路についても不揮発化を実現し頻繁

に電源をオンオフできるようになれば例えばパーソナルコンピュータの起動時に

OS(Operating System)の立ち上げ等に要していた時間が必要なくなりすぐに前回終了時点

から作業を再開できるようになる

　不揮発性を持った論理演算回路素子としては柴田らの提唱するニューロンＭＯＳ[14]や

羽生らの提唱するしきい値演算型フローティングゲートトランジスタ[15]があるこれらは

FLASHに使用されるフローティングゲート型ＦＥＴを用いているためｍsオーダーの書き込み

時間が必要であるそのため論理演算回路の構成要素として使用するためには任意の回

路を設計することが困難であることが欠点であるしたがって低消費電力で動作し不揮発

性を持つ強誘電体を論理演算回路に適用することはメモリと論理演算回路が混在する電

子機器の消費電力を下げるために意義のあることであるが強誘電体を論理演算回路に適

用する研究はこれまでほとんど行われていない数少ない研究例としてはＦＥＴ型強誘電体

メモリをニューロン回路に応用する研究[16]やDRAMキャパシタで揮発性ではあるがキャ

パシタを演算に利用する研究等[17]が報告されているにとどまる

）

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

　強誘電体をメモリではなく論理演算回路に適用する場合は新たに考慮しなければならな

いことがある一つは書換え回数である製品使用時間を10年間もしくは１年間とした場合

の必要な書き換え回数を図18に示す現在の強誘電体メモリの書き換え回数制限は1012

回であるキャッシュメモリのような用途を除けば通常のメモリはクロック毎に同じ場所に記

憶されているデータにアクセスするようなことはないので1012回の書き換え制限でも問題に

なることは無いしかしながら論理演算回路のなかで強誘電体を使用する場合には頻繁

にアクセスされることが考えられるので少なくとも1015回以上の書き換え回数を保証しなけれ

ばならない 1015回以上の書き換え回数を保証するには強誘電体の高速な評価方法も考

案しなければ実用的な期間で評価を行うことができない

（回）　似回吠部仙帥

CＯ

ＣＯ

^

ＣＳＪ

O

１　　　１　　　１　　　１　　　１　　　８

　０　　０　　０　　０　　０　　０

　１　　　１　　　１　　　１　　　１　　　１

10610oline91

　書き換え回数

無制限

　　　　

書き換え回数

　　制限

10oline

製品使用時間lo年

へ７製品使用時間1年

10olineMOoline門ぴ

書き換え周期

10oline310oline210oline1 100

(秒)

図18製品使用時間と書き換え回数

14本研究の目的と論文の構成

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本論文の目的と各章の構成をまとめる

　この章では強誘電体メモリの特性について述べ既存メモリとの比較を行うことにより強誘

電体ﾒﾓﾘの優位性を明らかにした現在研究されている強誘電体メモリはキャパシタ型と

　　　　　　　　　　　　　　　　　　一目－

第L章　序論

ＦＥＴ型の２種類がありキャパシタ型は既に量産実用化されているが他のメモリと比較して

容量が小さいことから用途は限定されている FET 型強誘電体メモリはスケーリング則に準

拠するデバイスであるため大容量化を進める上で有利でありキャパシタ型のメモリと比較し

て非破壊読み出しという性質があるためさらに高性能な不揮発性メモリを実現する可能性

を有するしかしＦＥＴ型強誘電体メモリは作製が困難なことから実用化が遅れているまた

高速ランダムアクセス性を特徴とする強誘電体メモリにおいてデータ保持時間10年を保証

するのは他の安価な記録方式の存在を考えると意味が薄いこのため目標とするデータ

保持時間を10日とする指針を与えたさらにシリコン集積回路には大きく分けてメモリと論

理演算回路があるがこの論理演算回路に不揮発性を付与したり強誘電体を適用したりす

ることで高機能化をはかる研究がほとんど行われていないことを示したシリコン集積回路シ

ステムの高機能化には論理演算回路の高機能化も必要であることを述べた

　第３章のＦＥＴ型強誘電体メモリの開発は低電圧で動作し信頼性の高いメモリセルを作

製することが目標である低電圧化に関しては強誘電体材料の誘電率が重要であるこの

ため新たに低誘電率の強誘電体材料を開発することを目標としたこの際LSIで使用する

ために必要な高温耐性や還元耐性などのプロセス耐性をもち適度なキュリー温度を持つ

材料を選択せねばならない

　本研究では量産性に優れ組成制御性と再現性に優れたソルゲル法により強誘電体薄

膜材料の開発を行い誘電率が100以下の強誘電体薄膜を作製することを目標とする

Sr2Nb207薄膜に関して構成元素を他元素で置換するなどの手法を用いて誘電率の低い

良好な強誘電体特性を示す膜を作製する

　さらに第４章では開発した低誘電率膜を用いてＦＥＴ型強誘電体メモリであるMFMIS構

造を作製しトランジスタの特性とデータ保持特性を評価する強誘電体薄膜の構成金属元

素がゲート酸化膜や半導体Siに拡散していないことを確認しさらに電気的にも特性が変

化していないことを確認することを目標とするこのことにより信頼性の高いＦＥＴ型メモリの

実現が可能になると思われるまたMFMIS構造のデータ保持時間10日以上を目指しデ

ータ保持特性の測定デバイスの構造の改良を行うまた得られたデータ保持特性からデ

ータ保持特性を決める因子を確定し更なる高信頼長時間データ保持メモリ実現の指針を

得ることを目標とする

　第５章の論理演算回路への強誘電体の適応については論理演算回路において新しい

機能である不揮発性を持たせまた論理演算回路の性能を高めることを目的とする

　まず論理演算回路への要求事項がメモリに対するものと異なることを述べ論理演算回

路に適した強誘電体材料を開発する必要かおるここでは一般的なＰＺＴ薄膜に対して低

電圧化と疲労特性の改善を目標とした成膜プロセスからのアプローチにより低電圧動作し

　　　　　　　　　　　　　　　　　　　　－12 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　14本研究の目的と論文の構成

疲労特性寿命の長い強誘電体薄膜を開発する次に論理演算回路を不揮発化して論

理演算回路の高性能化と低消費電力化を可能とする回路の提案を行うここでは簡単で

面積増加の少ない構成で論理演算回路の速度劣化が少なく信頼性の高い不揮発化を

実現することを目標とする最後に強誘電体を演算に用いる提案を行い論理演算回路の

面積縮小と高性能化を実現することを目指す

　本論文の構成を流れ図で示したのが図19である

　第１章は本研究の背景と目的について述べている第２章では本研究で用いた成膜法

評価方法を主にＰＺＴ系強誘電体を例に説明している第３章ではＦＥＴ型強誘電体メモリに

適した強誘電体材料を提案しその成膜特性評価について述べている第４章では第３

章で開発した強誘電体薄膜を用いてＦＥＴ型強誘電体メモリを作製し特性評価を行いデ

ータ保持時間に関する考察を行っている第５章では論理演算回路に強誘電体を適用し

て高機能化を実現する方法を提案している提案デバイスを作製特性評価して原理検証

を行っている第６章は結論として本論文のまとめと今後の課題について述べている

１３

mＬ丘血

第1章序論

　シリコン集積回路

　強誘電体メモリ

　強誘電体の論理回路への応用

　本研究の目的と論文の構成

第２章強誘電体薄膜の作製と評価

　強誘電体メモリに用いられる強誘電体材料

　強誘電体薄膜の作製方法

　強誘電体薄膜の評価方法

　　　　　　　　メモリ

第３章低誘電率強誘電体材料の

開発

　ＦＥＴ型強誘電体メモリの問題点と適

　する強誘電体材料

　ＦＥＴ型強誘電体メモリ材料としての

　Sr2Nb207系材料

　rsquoソルゲル法によるSr2Nb207系薄膜

　の作製

第４章ＦＥＴ型強誘電体メモリの

作製と評価

　MFMIS構造の作製

　メモリの電気的特性

　データ保持特性についての考察

論理回路

第５章ＰＺＴ強誘電体を用いた

論理演算回路の提案と作製

　論理回路に適したＰＺＴ系強誘電

　体材料

　強誘電体を用いた論理回路の

　不揮発化

　強誘電体を用いた論理演算回路

第６章結論

図19本論文の構成

ﾄdarr

参考文献

-

参考文献

川　Ｙ Tarui Ｙ Hayashi and Ｋ Nagai J Solid-state Circuits SC-7 369 (1972)

[2]河合基伸新井将之ldquo永久記憶媒体rdquo日経エレクトロニクス (2004年７月) 100

[3]ldquo情報通信基盤高度化プログラム次世代強誘電体メモリの研究開発プロジェクト基本計

　　画rdquo(新エネルギー産業技術総合開発機構2003年)4

[4]S S Eaton D B Bulter M Paris D Wilson and Ｈ McNellieＤｉｇヽＴｅｃｈ ＰａｐＩＥＥＥ

　　Ｉｎt ＳｏＵｄ-ＳtａtｅCiｒｃｕitＣｏｎｆ　ｎ(1988) 130

[5]W I Kinney W Shepherd W Miller J Evans and Ｒ WomackIEEE Ｉｎt Ｅｌｅｃtｒｏｎ

　　Ｄｅｖｉｃｅ Ｍｅｅt ＴｅｃｈL)g (1987) 850

[6]J Ｌ Moll and Ｙ Tarui IEEE Trans Electron Divices ED-10 (1963)338

[7]K Sugibuchi Y Kurogi N Endo J ApplPhys 46(1975)2877

[8]S Y Wu Ferroelectrics 11 (1976)379

[9]T Hirai K Teramoto T Nishi T Goto and Ｙ Tarui J AppIPhys 33(1994)5219

[10]I Sakai E Tokumitsu and Ｈ Ishiwara Jpn J Appl Phys 35 (1996) 4987

[川T Hirai K Naeashima H Koike S Matsuno and Ｙ Tarui Jpn J Appl Phys 35

　　(1996)5150

[12]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu ＩＳＳＣＣ rsquo９５ＤｉｇＴｅｃｈヽＰａｐｅｒｓ6S

　　(1995)

[13]Y Fujimori T Nakamura and Ａ Kamisawa Jpn J Appl Phys 38 (1998) 2285

[14]T Shibata and Ｔ 0hmi IEEE Trans Electron Devices 39 No6(1992) 1444

[15]T Hanyu and Ｍ Kameyama IEICE Trans Electron E82-C No9(1999) 1662

[16]H Ishiwara Jpn JApplPhys 32(1993)442

日7]H Hanyu H Kimura and Ｍ Kameyama ＩＥＥＥ ＰｒｏｃIntＳｙｍｐＭｕltiple一Ｖａｌｕｅｄ Ｌｏｇｉｃ

　　(2002) 423

１５

第1章序言政

１６

第2牽強誘電体薄膜の作製と評価

　本章では強誘電体薄膜の作製と評価について述べる最初に成膜や評価する際に必

要な強誘電体に特徴的な性質や物性について述べる次に強誘電体を作製するための

方法を何種類か挙げその中から組成制御性と再現性に優れたソルゲル法を本研究で使

用する成膜法に選んだことを示す最後に強誘電体薄膜には独特の評価法が存在するが

その電気的特性評価法について述べる

21強誘電体メモリに用いられる強誘電体材料

　現在最も盛んに研究開発が進められている強誘電体材料はＰＺＴ(PbZrl-TixOs)系強誘

電体である田ＰＺＴは図21のようなペロブスカイト型の結晶構造をもつ酸化物強誘電体で

ある

　　Ａ Pb2゛

　　　Ｂ Ti4゛ or Zr4゛

02-

図21ペロプスガイド型結晶の構造図

　強誘電体として最初に発見されたチタン酸バリウム(ＢａＴｉ０３)をはじめとする多くの強誘電体

材料がこのペロプスガイド構造または変形ペロプスガイド構造をとるこの構造は化学式

ＡＢ０３で表され原子半径の大きい陽イオン(Ａ)を頂点とすると原子半径の小さい陽イオン

(Ｂ)が体心に酸素イオンが面心に位置するような立方格子として描くことが出来るこの構造

を持つ強誘電体はキュリー温度において変位型相転移を起こしキュリー温度以下の強誘

電相ではＢイオンが相対的に格子の中心からずれた位置にエネルギーの極小値(安定点)

をもつそのため格子は立方晶とならずに正方晶や菱而体晶となるある一定以上の電界

１７

２章強誘電体薄膜の作製と評価

を加えることにより１つの安定状態からもう１つの安定状態に移動することが出来るイオン

の位置でいうとＡイオンに対してＢイオンが相対的に変動するそのイオンの変動により分

極が反転する分極軸方向は結晶構造により異なるがペロプスガイド構造の場合は通常

正方晶のものはｃ軸菱面体晶のものは(Ill)方向に分極軸を持つ

　ＰＺＴはこのペロプスガイド結晶構造をもちＡイオンにPbＢイオンにＺrまたはTiが位置

するこの材料は常温で比較的安定に大きな残留分極が得られキュリー温度も室温に対し

て十分大きな値をとるまたＰＺＴは大きな焦電性圧電性を有しており他分野でも応用さ

れている材料であるこのＰＺＴの特徴の一つとしてＺrとTiの配合比を変化させることにより

比誘電率残留分極キュリー温度等の値が変化するという性質を持つ図22にＰＺＴの

ＺrTi比に対する相図を示す[2]ZrTi=5248付近に相境界(ＭＰＢ Morphotropic Phase

Boundary)がありＺrリッチ側は菱面体晶Tiリッチ側は正方晶となる比誘電率はＭＰＢで

極大値をとり薄膜でも1000近い値となる残留分極(Z）)と抗電界但)は図13圖に示すよう

に組成比により変化しＭＰＢ付近で残留分極は最大となる PZT のもうーつの特徴として

他の陽イオンを添加することによりその特性を変化させることができることが挙げられるよく使

われているイオン種としては４ ＬａNbBi等がある陽イオンを添加することで残留分極や比

誘電率の変化の他にリーグ電流低減の効果もある

（ハ）゜）３ｊｎｉｅｊ３ｄＬＵ３」Ｌ

500

450

400

350

300

０　０　０

ＬＯ

o

ｉｎ

ＣＭ

ＣＭ

ｒ-

100

０　0

1０

　　　　0　10　20　30　40　50　60　70　80

PbZrOj

　　　　　　　　　　　　　　　PbTiO3のモル分率

Ｆ強誘電相

フ常誘電相

4反強誘電相

90　100

PbTiOg

Ｔ正方晶(Tetragonal)

Ｒ(ＨＴ)高温型菱面体晶(Ｒｈｏｍｂｏｈｅｄral)

R(LT)低温型菱面体晶(Rhombohedral)

斜方晶(Orthorhombic)

図22 Pb(TiZr)03系固溶体の相図

　　　　　　－18 －

（ｌｏぺｏｔ）哨即余皿顛

8

6

4

2

０　８　６　４　２

１

０

22強誘電体薄膜の作製方法

ジ

蜃面伺晶 MPE

　｀4

正ぢ晶ノぐ 汽

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ihelliphellip1

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U］

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ｊ 惑4 ゛゛ 啖り 77タ盾坦

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J

0 01 02 03 04 05 06 07 08 09 1

　　　　[Pb(Zrl-Ｊじ)03]

０　０

Ｑ１

ＣＯ

　　（ＥＱぺｌ）心峠脚螺

０　０　０　０　０　０

７　　６　　５　　４　　３　　ＣＪ

10

(

|)

図23残留分極(に)i)抗電界(pound)のZrTi依存性

22強誘電体薄膜の作製方法

　ここではＰＺＴ系強誘電体を中心とした各種成膜法の特徴と実用性について述べる本研

究では組成制御性が良く再現性に優れた成膜法であるソルゲル法を用いた

　ＰＺＴ系強誘電体は酸化物であるのでその成膜方法は多種多様である研究開発されてい

る成膜法はスパッタリング法MOCVD(Metal Organic Chemical Vapor Deposition)法ソル

ゲル法レーザーアブレーション法イオンビームスパッタ法等様々でまだ一本化されてい

ないのが現状である図24に現在強誘電体成膜に用いられている主な成膜法の一覧を示

す強誘電体の成膜で要求されるのは良質な膜が得られるということはいうまでもないが

実用化に対応するためには高スループット(成膜速度等)大口径化(面内均一性)プロセス

安定性(再現性)が要求されるさらに強誘電体の形成は高温での結晶化か必要となってく

るため熱処理をどのように行うかが重要となってくるＭＯＣＶＤ法のように成膜中に基板の

温度を結晶化温度以上にする必要があるものは温度の安定性とスループットの向上が課

題になってくる次項ではこれらの中で主な成膜方法の特徴と問題点について述べる

19

泣２章強誘電体薄膜の作製と評価

物理気相成長法(ＰＶＤ)　　　　　　　抵抗加熱蒸着法

　真空蒸着法　　　　　　　　　電子ビーム蒸着法　　　　　　　　　　RF誘導加熱蒸着法　　　　　olineT

Iズ

クラスタイオッビーム蒸着法O　　　　　　　　　　分子線蒸着法(MBE)

　　　　　　　　　　Dcスパッタリング法　スパッタリング法rarrERFスパッタリング法　　　　　　　　　　イオンビームスパッタリング法

　　　　　　　　　　エキシマレーザ　レーザアブレーション法祠Eco2レーザ　　　　　　　　　　ＹＡＧレーザ化学気相成長法(ＣＶＤ)

LＭｏｃｖＤ法 熱CVD

光CVD

プラズマCVDそ芒

ルゲル法　　　ろピシニ1二町シグ

　ＭＯＤ法　　　　　　　　　　　　Jﾐyjﾋﾟと]olineアインク

図24強誘電体薄膜に用いられている成膜法の一覧

221各種成膜法の紹介

　①スパッタリング法

　スパッタ法によるＰＺＴ成膜の試みは1970年代から行われ[4]現在量産化装置としての

完成度が高い成膜法の一つであるスパッタリング法による成膜もいくつかに分類される成

膜方式としてはRFスパッタ法ＤＣスパッタ法イオンビームスパッタ法等があり成膜する膜

やターゲットの種類によって使い分けられるこれらのどの方式においても放電の均一性を改

善するために磁石を用いるマグネトロンスパッタが主流となっている原理としてはプラズマや

イオン銃によりＡr等のイオンや分子をターゲットに入射しターゲットの材料をはじき飛ばす

はじき出されたイオンやクラスタをウェハ表面に堆積させる物理的成膜法で化学的気相成

長法(ＣＶＤ Chemical Vapor Deposition)に対して物理気相成長法(ＰＶＤ Physical Vapor

Deposition)と呼ばれることもある

　ＰＺＴ系強誘電体の場合複合酸化物であるため色々なタイプのターゲットが使われている

ターゲット材料として焼成したＰＺＴのターゲットPbとTiとＺrの合金ターゲット金属をつな

ぎ合わせる複合金属ターゲット複数のターゲットを用いる多元スパック等がある

20

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体i引莫の　製方法

　また用いるスパッタの方式によりターゲットも制限を受けるＤＣスパッタ法の場合は金属

等の導電性の高い材料のターゲットを用いなければならないがRFスパッタ法やイオンビー

ムスパッタ法では酸化物のような絶縁ターゲットも用いることができる

　スパッタ法で最も問題になるのは膜の組成制御である鉛系強誘電体においてはPb量が

ビスマス系強誘電体においてはBi量がウェハ面内で不均一になりやすくプロセス再現性も

乏しいものになってしまう傾向があるその原因はPbやBiの再蒸発ウェハ周囲に付着した

PbやBiの再付着スパッタ率の違いによるターゲット表面の組成ずれ基板温度の変化に

伴う膜厚方向の組成不均一などが考えられる特に基板温度が高いと融点の低いPbやBi

の酸化物は蒸発しやすくなり組成の不均一を招く恐れが大きくなるそのためスパッタ中

は温度はなるべく低くかつ一定に保った方が組成制御しやすくなるスパッタ時の基板温度

上昇を考慮すると基板温度を200cC前後に保つかプレヒートにより基板を温めておくと良い

しかしこの温度では強誘電体の結晶化は起こらないためスパッタ後に熱処理が必要となる

スパッタ法の場合は２通りの熱の加え方が考えられる一つは成膜時に基板温度を結晶化

温度以上に保ち成膜直後の状態で強誘電相となるようにする方法でもう一つは低温で成

膜した後に結晶化のための熱処理を施す方法である

　基板を加熱して成膜する方法のほうが一般的で強誘電体相の結晶が基板表面から順に

成長していくのでエピタキシャル成長しやすく膜厚方向の元素分布も均一になりやすいし

かしＰＺＴ系強誘電体は温度に非常に敏感であるため少しでも温度がずれてしまうと結晶配

向性や結晶構造そのものが変化してしまう恐れがあり基板温度の安定性や再現性を制御

することは難しいそのため量産対応としては成膜後の熱処理により結晶化を行う方法が選

ばれることが多くなっている

　面内均一性やプロセス再現性はゾルゲル法に比べて安定性を得ることが難しいが最近

の装置開発によりそれらも向上しつつある図25にRFスパッタ法により成膜したPZT薄膜

の面内均―性の一例を示す[5]セラミックターゲットを用いて６インチウェハに成膜した例で

(ａ)が膜厚分布(b)がPb濃度分布を示している

　このように鉛系強誘電体についてはスパッタ法もプロセス安定性が向上してきている課

題としてはチャンパクリーニングやターゲット交換後のようなチャンパコンディションが変わっ

たときのプロセス安定性をいかに保つかであろう

２１

泣２章強誘電体薄膜の作製と評価

700

600

０　０

０　０

tｏ　　　　≪

　（ＥＣ）

　０　０

　０　０

　３　２

叫略

100

　91

四谷-------hellip-≫ m-

　　　　　　300plusmn33

00

50　　　0　　位置(ｍｍ)

(ａ)膜厚分布

50 100

200

　　　　　1

0

（ｇ）（一トｔＮ）ｌａ

匹T孤 谷-―-Aヽ　　　　　ヽ｀ヽ４

lsquo゛゛｀ヽ

1125plusmn43

50　　　0　　　位置(ｍｍ)

(b)Pb濃度分布

図2５ ＲＦスパッタ法で成膜したＰＺＴ薄膜の面内均一性

50 100

　②ＭＯＣＶＤ法

　スパッタリング法が量産化実績が最もあると述べたが膜の特性や段差被覆性は十分満足

できるものではないスパッタリング法の弱点を補う成膜法としてＭＯＣＶＤ法が盛んに研究さ

れ一部実用化もはじまっているスパッタリング法に比べてＭＯＣＶＤ法の利点は薄膜の組

成制御が容易である段差被覆性が優れているプラズマなどのダメージが少ない等が挙げ

られるとくに段差被覆性が良い点はLSIの３次元構造化に向けて大きなﾒﾘｯﾄとなる

　ＭＯＣＶＤ法で重要となってくるのは原料の選択であるこの成膜法に要求される原料の特

性として蒸気圧が高いこと安定である(経時変化が少ない)こと取り扱いが容易であるこ

と気相中で反応しないこと等が挙げられるまた鉛系原料は毒性の高いものが多いことも

問題視されている通常原料が液体となるような温度でＡr等をキャリアガスとしてバブリング

によりチャンバ内にガスを導入するこのガス導入方式だと配管を原料と同様の温度以上に

保たねばならなくなり逆に温度が高すぎると配管中で分解してしまう恐れがあるためガス配

管系の温度制御が難しくなる特に固体原料を用いると配管中での析出が問題となり成膜

特性の再現性が悪くなる恐れがある

　このような問題点を解決するためにアルコール等を溶媒とした溶液原料を液体状態のまま

輸送流量制御し熱や超音波を利用した気化器を用いてチャンバ内にガスを導入する方

式が提案されている[6]この方法を用いると成膜速度の再現性等が向上するが気化器内

や気化器とチャンバ間の配管は依然として析出による配管詰まりの恐れはある MOCVD 法

の場合原料供給系の安定性と成膜速度向上が課題である

つ

一一

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体絢膜の　製方法

　③レーザーアブレーション法

　その他の強誘電体の成膜法としてレーザーアブレーション法があるこの成膜法は主に米

国で盛んでありＰＬＤ(PｕｌＳｅLaser Deposition)法とも呼ばれているレーザーアブレーション

法はスパッタ法と良く似た成膜法でありターゲットに高密度化したレーザーをパルス入射す

ることによりイオンを放出させ対向の基板上に堆積させて薄膜を形成する方法であるこの

成膜方法の特徴はターゲット材料に絶縁物でも金属でも用いることができるターゲットと膜

との組成ずれが少ない等である膜質も非常に良好なものが報告されている[7]この成膜法

の問題点は成膜面積が非常に狭いことである高密度化するためレーザーのビーム径は小

さく放出されるイオンの範囲も非常に狭い実用化のためには基板を回転させる等して大

口径基板に対応していく必要があるが当然成膜速度は遅くなるしプロセス安定性も悪くなる

恐れがあるレーザー発生源を増やす方法もあるが当然コストパフォーマンスが悪くなるレ

ーザーアブレーション法は実用化に向け高い成膜速度を保つだまま低コストでの大口径

化が課題となる

222ソルゲル法

　スパッタリング法と並んで実用化実績のある成膜方法としてソルゲル法がある本研究では

ソルゲル法により強誘電体薄膜の成膜を行っているソルゲル法という名前はLSIプロセスで

はあまりなじみがないが同様の原理を用いて成膜しているものにSOG(Spin on Glass)がある

液体(ソル)状の原料をウェハ上にコーティングして熱処理により焼成する方法であるこの

方法は主に金属酸化物の形成に適した方法である出発原料として金属アルコシキド有機

酸塩等をアルコール等の溶媒に溶かしたものを用いるこの溶液をスピンディップスプレー

等によりウェハ上にコーティングする溶媒を乾燥させた後熱処理により結晶化を行うまた

ソルゲル法とよく似たものでMOD(Metal Organic Decomposition)法という鴻膜法があるそ

の２つの成膜法の違いは反応過程の違いでソルゲル法は加水分解重縮合反応を用い

ＭＯＤ法は熱分解法を用いる

　ＰＺＴのソルゲル法による成膜例を図26の流れ図により説明する[8]出発原料として酢

酸鉛Pb(ＣＨ３ＣＯＯ)23H2O金属アルコキシドZr(≪-OC4H9)4Ti(-OC3H7)4の2－メトキシェタノ

ールを溶媒とした溶液を用いているスピンコーティングによりウェハに塗布150～200で

乾燥させた後乾燥空気雰囲気で約400cC30分の仮焼成を行うここで得られる膜厚は出

発原料の濃度(粘度)と塗布条件で決まる所定の膜厚になるまでこの工程を繰り返す PZT

の場合400cCではほとんどアモルファス状態であるため結晶化アニールを施す必要がある

所定の膜厚になった後に600～700(Ｃで結晶化の熱処理を行う

23

第２章強誘電体薄膜の作製と評価

結晶化アニール

ＲＴＡ(約700degＣ)

RTA(Rapid Thermal Annealing)

図26ソルゲル法によるＰＺＴ成膜の流れ図

　ソルゲル法は組成比やドーパントの制御が容易なうえウェハ面内の均一性も比較的得ら

れやすく安価でスループットも十分実用化に対応できる成膜法であるこのように作製した

ＰＺＴ薄膜の膜厚面内均一性を図27に示すスピンコーティングで3000ｒpm程度の回転数

にすると６インチウェハでは全面に均一な膜を形成することができ膜厚が250～300nm程度

の膜では結晶化アニール後で膜厚の面内均―性がplusmn1以下となっている次にこの条件

で連続処理した時のロット間バラツキを図28に示す15ロット(1ロット25枚約2000枚)の

処理でロット間バラツキはplusmn1以下に抑えられているまたロット内のウェハ間バラツキも

plusmn1程度である表2-1[9]にソルゲル溶液と薄膜形成後の組成比分析結果の一例を示す

薄膜材料(塗布液)と得られた膜との組成ずれがなく組成制御性に優れているといえるこ

れはソルゲル法においては塗布液の段階で構成元素であるPbやＺrTiが酸素を介して

強固なネットワーク(Ｍ-Ｏ-Ｍ結合)を形成しているためである

　これらの結果からソルゲル法は量産に適した成膜法であるとともに組成の異なる薄膜を

つくる際もソルゲル溶液の原料比を変えることで正確に組成制御が可能であるこのため

新しい強誘電体材料を研究開発する際にも最適な成膜方法であるといえる

　この成膜法の最大の欠点は段差被覆性が悪いことである液体状で塗布するため凹凸を

有する基板上だと凹部と凸部で膜厚の差が非常に大きくなってしまうそのためLSIの立体

４

10 15５

25

図28ソルゲル法で成膜したＰＺＴ薄膜のロット間バラツキ

ロット番号

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　22強誘電体薄膜の　製方法

構造化に対応していくためには平坦化等を行いデバイス構造を改良する必要があるまた

このような欠点を補うために溶液をﾐｽﾄ上にしてウェハに付着させるような提案もなされている

[10]

11

　g

j09

　08

07１ ２ ３

Sol-Gel PZT

(6 inch wafer)

面内バラツキ＜plusmn1

４　　５　　６

測定位置

７ ８ ９

図27ゾルゲル法で成膜したＰＺＴ薄膜の面内均一性

11

１

eｎ

rsquo）ツく｝rsquo

08

07０

２章強誘電体1-膜の　製と評価

表2-I PZT塗布液と得られた膜の組成比分析の例

原子比Pb　　　　　　Zr　　　　　Ti

PZT塗布液 202　　　　082　　　　　1

PZT塗布液薄膜 198　　　　082　　　　　1

23強誘電体薄膜の評価方法

　薄膜の評価は一般的な物性評価と電気的特性評価に大別される膜の一般的物性評価

には通常の薄膜評価に使用されるＸ線回折やSEM(Scanning Electron Microscope)を用

いた電気的特性の評価方法に関しては強誘電体特有の評価法があるので以下に説明

する

231強誘電体薄膜の電気的特性評価

　強誘電体薄膜の電気的特性の測定は図2馴こ示す並行平板型のキャパシタ構造の試料

を用いて行った電極面積は上部電極の大きさのみで決定した上部電極の大きさは一辺

50μｍの正方形のものを主に用いた

　比誘電率４は静電容量をＬＣＲメータ(HP-4284A)を用いて100kHｚ50mｖ振幅にて測定し

次式より算出した

　　　　　ｃ＝ららj　　　　　　　　　　　　　　　　　　　　　　(2-1)

　ここでｃはキャパシタの静電容量尽)は真空の誘電率ｓは電極面積でｚは膜厚である

Top electrode

50μｍｘ50μｍ

図29電気的特性測定用の試料の構造

26

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体薄膜の評価方法

　ヒステリシス特性は図210に示すようにソーヤタワー回路とパルスジェネレータ

(HP-8116A)デジタルオシロスコープ(HP-54510B)を用いて周波数10kHｚの三角波を用い

て測定した負荷キャパシクの容量は強誘電体に十分な電圧をかけるためClCf-50～100

程度のものを用いたここでＧは強誘電体の容量Ｑは負荷キャパシタの容量を示す図

211にソーヤタワー回路を用いて測定したヒステリシスループの例を示す図中の昂は強誘

電体キャパシタの面積を表している七ステリシスループから得られる情報としては残留分極

(土尽)自発分極(士几)抗電界(土民)等であるまたその形から電界に対する分極反転の

挙動が分かるヒステリシス特性評価の欠点としてはリーグ成分等の強誘電性以外の要因を

除くことが難しいこと等が挙げられるが強誘電体を評価するのには情報量が多い

パルス

ジェネl

図210ソーヤタワー回路

（ｕｉｏｏｒ(）ＵＯｉｑＢＺＵＢ|ＯＨ

０　０　０　０　０　０　０

６　４　２　　　　　２　４　ＣＯ

　　　　　　　　　　　　　　　　　一　　　一　　　一

巾沙cﾆ

＝　ヤ

　　　　　　　｜　　　　　｜

　　　　　　　　　　　　　　　一

千

二

｜　　　　｜

　呪ang

-

こ

一尺　　　　　　　　rsquo

　　１　　　　　１

-100 -50　0　50　100

　Electric Field(kｖｃｍ)

図211　ソーヤタワー回路により得られたヒステリシスループの例

　　　　　　　　　　　　　　ペフー

第２章強誘電体薄膜の作製と評価

の岫β一〇ン

図212リーグ電流測定に用いた電圧波形

　リーグ電流特性は半導体パラメータアナライザ(HP-4155B)を用いて図212に示す階段

状電圧を印加して測定した電圧刻み(りと時間刻み(Z)はそれぞれ02V05sとした

　パルス応答特性はソーヤタワー回路を用いて図213に示す波形により測定する実

デバイス中では強誘電体容量に印加されるのはパルス上の電圧であるため容量のパルス

測定は意義があるセットパルスは｢書き込み｣に相当し負の電圧(-ん)を印加するその

後１秒間の保持期間を経てから正または負の測定パルスを印加して強誘電体より生じる電

荷量を測定する測定パルス幅は2500μm2の容量を十分に駆動できるように1μsに固定し

た読み出し電圧吟がら＞Oのときと吟＝一几のときの強誘電体より発生する電荷の差を

スイッチング電荷量(switching charge)と定義するスイッチング電荷量は不揮発性の記憶に

寄与する電荷量を表している

の切β一〇ン

Set pulseMeasurement

　　　pulse

Is

凶V

図213パルス応答測定波形

28

ﾚF

ﾚf

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　23強誘電体5膜の評価方法

　疲労特性は分極反転の繰返しによって分極反転が劣化する特性である疲労特性は先

述のパルス応答特性により測定した疲労パルスは図214に示すような500kHｚの矩形パル

スで一定疲労サイクルを印加したパルス応答特性を測定する図215は疲労特性の一例

である横軸に疲労サイクル数をとり縦軸にスイッチング電荷量をとっている分極反転の繰

返しによってスイッチング電荷が減少する劣化モードが観察される

9３Ｂ１1０Ａ

し

Time

Fatigue pulse

hArr

1μＳ

（ｕｊｏｏｒf）ｑＳｊｂｕｏ　Ｓｕiｕｏ＾imｑ

０　　０　　０　　０　　０

ｉｎ　　　　^　　　　ＣＯ　　　　ＣＮ　　　　-I―

悩

helliphellip

ﾘ

]helliprarrPulsemeasurement

図214疲労特性測定波形

102　　　　104　　　　106

　Switching　Cycle

図215疲労特性の一例

2り

108

泣２章強誘電体薄膜のｲrdquoirsquoと評価

参考文献

田M E Lines and Ａ M GlassldquoPrinciple and Applications of Ferroelectricsand Related

　　Materialsrdquo(ＯｘfordClassic Texts 1977)241

[2]B JaffeW R Cook and Ｈ JaffeldquoPiezoelectric Ceramics (Academic Press 1971)

団塩寄忠阿部東彦武田英次津屋英樹編ldquo強誘電体メモリrdquo(サイェンスフォーラム

　　1995)221

[4]Ｈ Matsunami Ｍ Suzuki Ｍ Ishida and T Tanaka Jpn J Appl Phys 15 (1976) 1163

[5]K Suu A Osawa N Tani M Ishikawa K Nakamura T Ozawa K Sameshima A

　　Kamisawa and Ｈ Takasu Jpn J Appl Phys 35 (9B) (1996) 4967

[6]Ｔ Kawabata Ｍ Yamamura A Yuuki K Ono Jpn J Appl Phys 33 (9B) (1995)

　　5077

【7】H Tabata O Murata T Kawai S Kawai and Ｍ Okuyama Jpn J Appl Phys 31

　　(1992) 2968

[8]Y Nakao T Nakamura A Kamisawa H Takasu Integrated Ferroelectrics6 (1995)

　　23

[9]塩寄忠宮坂洋一望月博崎山恵三編ldquo強誘電体メモリ先端プロセズ(サイェン

　　スフォーラム 1999)20

[10]ＬＤ McMillan M Huffman T L Roberts M C Scott and Ｃ A Paz de Araujo

　　Integrated Ferroelectrics4 (1994)319

30

第3章低誘電率強誘電体材料の開発

　本章ではＦＥＴ型強誘電体メモリに最適な強誘電体薄膜材料の開発を行うことを目標とす

る31節ではＦＥＴ型強誘電体メモリの問題点を示しそれを解決するための強誘電体材料

への要求事項を列挙するなかでも誘電率の低い強誘電体材料を開発することが重要で

あることを示す材料検索を行った結果32節に示すようにこれらの要求をすべて満たすこ

とのできる強誘電体材料としてSr2Nb2O7系強誘電体を選択したしかしながらSr2Nb2O7系

強誘電体はバルクでは強誘電性を示すものの薄膜では強誘電性の報告例が無かった

33節ではSr2Nb2O7とSr2Ta2O7を固溶させる手法を用いることで世界で初めてSriNbiOy

系薄膜で強誘電性を発現させることに成功したことを示す

3１ＦＥＴ型強誘電体メモリの問題点と適する強誘電体材料

311誘電率

　MFMIS(Metal　Ferroelectric　Metal　Insulator　Semiconductor)構造や　MFIS(Metal

FerroelectricInsulator Semiconductor)構造のＦＥＴ型強誘電体メモリは強誘電体キャパシタ

とゲート絶縁膜キャパシタの直列接続容量を形成するそのためMFMIS構造に印加された

電圧は両者の容量に反比例して分割される一般に強誘電体材料は比誘電率が大きな

材料が多くＰＺＴ(Pb(TiＺr)03チタン酸ジルコン酸鉛)系強誘電体の場合200～1000程度の

値をとる一方ゲート絶縁膜に用いられるシリコン酸化膜の比誘電率は39であり膜厚にも

よるが強誘電体キャパシタの方が大きな容量を示すことになるそのため強誘電体にかか

る電圧は印加電圧のごく一部となり分極反転に必要な電界が得られずメモリ特性を示さな

くなるにMFMIS構造とその電気的等価回路を図31示す電圧Ｆが制御電極に印加され

たとき電圧Ｖは強誘電体容量とゲート絶縁膜容量とに分割される強誘電体にかかる電界

は次式で表される　　　　　　　　十

尽ニEF一

亀

1

-

Z

oχ 十IF

Ｆ

３１

(3-1)

　３章低誘電率強誘電体オ料の開発

　ここでZEとなは強誘電体薄膜とゲート絶縁膜の膜厚であり４とらはそれぞれ強誘電

体とゲート絶縁膜の比誘電率である

ﾚ

吃

uarr

uarr

ｙ

　notoline

Semiconductor

　（ａ）積層構造

な４

万なら

（b）等価回路

図31 MFMIS構造

　強誘電体に分極反転に十分な電界を与えるためには式(3-2)に示すように強誘電体に

かかる電圧poundfが強誘電体の抗電界民より大きくなるようにすれば良い

ら

-

Ｅｏχ

oＥ＜ -

rｏχ十ZF

Ｆ (3-2)

　αは１以上の無次元数であり動作余裕を与えるための定数である式より強誘電体の電

界を強くするには次の４つの方法がある(1)ゲート絶縁膜(r)の膜厚を薄くする(2)強誘電

体の膜厚叫)を薄くする(3)強誘電体の比誘電率(今)を下げる(4)ゲート絶縁膜の比誘電率

(ら)を上げる(1)のゲート絶縁膜であるSiO2を薄くする方法はトンネル現象によるリーグ電流

の増加のため限界がある(4)の高誘電率材料をゲート絶縁膜に利用する方法も第１章で

述べたようにSiとの界面でシリコンが酸化されるために良好な界面特性を得ることが難しい

田図32はゲート絶縁膜にシリコン酸化膜(ら=39)を用い強誘電体の誘電率を10ない

し100としたときの強誘電体の電界を強誘電体の膜厚の関数として計算したものである図

32より強誘電体の誘電率を下げることが強誘電体の電界を大きくするのに効果的である

ことが解る強誘電体の比誘電率が高い場合には強誘電体の膜厚を減少しても強誘電体

の電界を向上する効果は小さい

32

（Ｅ０ＡＭ　）　　　　　＾３　Ｐ|９ｄ

100

０　　　０

００

ＣＯ

０　　０

４　　　ＣＶＪ

０

０

31 FET型強誘電　メモリの副題点と適する強誘電体才料

　100　　　　　200

Thicknessな（ｎｍ）

300

図32強誘電体膜の電界と膜厚の関係

　またMFMIS構造に電圧が印加された際にゲート絶縁膜に印加される電界が絶縁破壊

電界以下である必要があるゲート絶縁膜にかかる電界は強誘電体にかかる電界(poundE)に比

誘電率の比(印ら)を掛けたものになる

　　　　　　　　poundｏ゜poundE丘＜pound　　　　　　　　　　　　　　　　　　　　　　　　　(3-3)　　　　　　　　　　　　　　Ｅｏχ

　ここでpoundはゲート絶縁膜の絶縁破壊電界であるこれらの２式を変形すると次式を得

る

　　　　　　ｖia＞K ゛Ｅ(土゜Zｘ＋4)　　　　　　　　　　　　　　　　　　(3-4)

　　　　　　　　　　　　　Ｅｏχ

　　　　　　-^BD εla＞Ｋ E-pound　　　　　　　　　　　　　　　　　　　(3-5)

　ここでん1およびん2を上式より定義したん1およびん2はそれぞれ電圧電荷密度の次元を

持っている各種強誘電体材料に関してこれら2つの定数を計算することができるλ1が低

い材料は強誘電体の動作電圧が低いことを示し低いん2はゲート絶縁膜容量に誘起される

電荷が少ないことすなわちゲート絶縁膜の電界が小さいことを表す図33に様々の強誘

電体についてんl臨を計算したものを示す[2]図33の原点付近を拡大したものが図34で

ある条件として隔＝15nmら＝39バF=200nm吟5Vｒ2＝８ MVcm を仮定したときに

式(3-4)(3-5)を満たすためにはんlん2は図33中に示した破線より小さい必要がある強誘

rｎ

rrsquo

第３章低誘電率強誘電体材料の開発

電休メモリ用の強誘電体として一般に用いられるＰＺＴ系やSBT(SrBi2Ta2O9)系の材料はku

を2の値が大きく破線の外側に位置するためＦＥＴ型の強誘電体メモリには適当でないこと

が判明した図34よりＦＥＴ型強誘電体メモリに適した強誘電体材料の候補としてSnP2S6

Sr2Nb2O7Gd2(ＭＯ０４)3系Pb5Ge3Oi 1を選択した次節でこれらの候補からさらに絞り込

みを行う図3ぶこ薄膜で強誘電性が得られているものに関してんIん2をプロットしたものを示

す[3]４つの候補のうちPb5Ge3Oiiは薄膜での強誘電性が確認されているがSnP2S6

Sr2Nb207Gd2(ＭＯ０４)3系に関しては薄膜での報告例が無い

[times109] 4

々

３

２

１

(g５

ら

10 １５

図33様々な強誘電体についてのkx-k2チャート(全体)

34

[times10816

々

４

２

０

31　FET型強誘電rsquoメモリの問題点と適する強誘電本材料

１

ん

２ ３

図34様々な強誘電体についてのk-k2チャート(原点付近拡大)

[times109]

　　　2

　１

０

０ ２ ４ ６ ８

ん

1

10

図35様々な強誘電体についてのkx-k2チャート(薄膜)

35

　３章低誘電率強誘電体材料の開発

312キュリー温度

　比誘電率が小さいことはＦＥＴ型強誘電体メモリにおいて必要な条件であるがシリコン集

積回路に適用するには数々の制限が加わってくるシリコン集積回路の動作温度保障範囲

はその用途によっても異なるが-40~125degCとされることが多いそのためには150degC以下で

安定に強誘電体特性を発現することが必要であるつまり強誘電体のキュリー温度は

150degCより大きくなければいけない車載等でさらに高温での動作が要求される場合はさら

に高い温度での安定した強誘電体特性が必要となるまた品質保証の観点から動作温度

より高い温度で加速試験を行う必要があるのでキュリー温度は250degC以上が望まれる表

3-1より十分高いキュリー温度を持つSr2Nb207材料を候補とすることができる

表3-1各種強誘電体のキュリー温度

強誘電体材料 キュリー温度()

SnP2S6 66

Sr2Nb2O7 1342

Gd2(MoO4)3 159

PbsGeaOii 177

313リーグ電流特性

　強誘電体をメモリ等のデバイスに応用する際は強誘電体を導電性の電極で挟んでキャパ

シクとして使用するこのため強誘電体には絶縁性が要求されリーグ電流成分が存在すると

デバイスの消費電力の増加やデータ保持時間が短くなることが予想される強誘電体のリー

グ電流特性はバルクでは100kｖｃｍを超えるような電界を印加することが寸法的に困難であ

ったことと強誘電体の構成元素の多さと結晶の不完全さのために材料選択の比較に利用

できるほど各材料に関してデータがそろっている訳ではない FET 型強誘電体メモリに要求

されるリーグ電流値については第４章で詳しく述べるがここでは材料開発におけるリーグ電

流特性の目安を示す

　一番研究の進んでいるＰＺＴのバルクの抵抗率は10rdquoΩｃｍであり[4]この値を目標とする

強誘電体のリーグ電流特性は正確には電圧と電流が線形でなくオームの法則には従わな

いが抵抗率からリーグ電流密度を見積もる

　リーグ電流密度ｊは抵抗率ρ電界poundを用いて次の式で表すことができる

36

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型鮭電　メモリ　としてのSr辿ぶ１丞江丘

　　　　　Ｊ＝Ｅｐ　　　　　　　　　　　　　　　　　　　　　　　　(3-6)

本研究の標準条件では強誘電体への印加電圧が3V強誘電体の膜厚が150nmであるの

でヽ電界poundは2times107Vｍとなる式(3-6)にρ＝1011Ωｃｍとともに代入すると

　　　　　Ｊ＝2times10｀6Aｃｍ２　　　　　ニ　　　　　　　　　　(3-7)

が得られるよって本研究においてはリーグ電流密度が106Aｃｍ２以下になるように材料

開発を行う

3２ ＦＥＴ型強誘電体メモリ材料としてのSｒ2Nb207系材料

　本研究では誘電率が低くキュリー温度が高いことを特長とするSr2Nb2O7をＦＥＴ型強誘

電体メモリ材料として選択した Sr2Nb2O7 には性質の似た強誘電体が何種類か知られてい

るこのSr2Nb2O7系強誘電体の特性を表3-2ば示す[5]中でもSr2Nb2O7は抗電界が小さ

いため低電圧動作が可能でＦＥＴ型強誘電体メモリに適しているさらにSr2Nb2O7はFET

型メモリを作製するプロセスで重要となる高温耐性還元耐性も備えている

表3-2 Sr2Nb2O7系強誘電体の性質

Sr2Nb2O7 Sr2Ta2O7 Ca2Nb2O7 La2Ti2O7 Nd2Ti2O7

結晶構造 斜方晶 斜方晶 I単斜晶 単斜晶 単斜晶

格子定数 ａ(Å) 3933 3937 1340 130185 1302

Z(Å) 26726 27198 551 55474 548

ｃ(Å) 5683 5692 772 78114 768

β 98deg1y 98deg4y 98deg2が

密度 ρ(103kgmdeg3) 515 702 578 608

融点 瓦((Ｃ) 1700 2000 1380 1790 1800

キュリー温度 Tc) 1342 -107 (gt瓦) 1500 (gt1500)

飽和分極 j)(μCcm2)９　　　　rsquo

19゛ ７ ５９lsquo

抗電界 刄(kvcm) ６ 04 65 45 200

比誘電率 fa 75 37 42 31

ａ） 46 22 62 43

Ec 43 644 52 47

液体窒素温度

37

３章低誘電率強誘電体　斗の開発

321高温耐性

　強誘電体をシリコン集積回路に導入する場合既存のシリコンプロセスとの整合性を考慮

することが重要であるキャパシタ型強誘電体メモリの場合CMOS(Complementary Metal

Oxide Metal)トランジスタを作り込んだ後に厚い絶縁膜で覆いその上に強誘電体キャパシタ

を形成するこのため強誘電体キャパシタ形成工程がＣＭＯＳに与える影響を最小限にする

ことができるだけでなくＣＭＯＳ形成に必要な高温熱処理等の工程がほぼ終了してから強誘

電体キャパシタを形成できるしかしＦＥＴ型強誘電体メモリはキャパシタ型よりも前め工程で

の強誘電体キャパシタ形成が要求される実用的な大きさのＭＯＳトランジスタを形成しようと

するとゲート電極を形成後にゲート電極自身をマスクとしてソーストレインを形成するセル

フアラインプロセスを採用しなければならないセルフアラインプロセスを用いないとリングラ

フィのアライメント余裕を考慮する必要があるためセル面積が増大しまたアライメントずれ

によるトランジスタ特性のぱらつきも大きくなってしまうソーストレインの形成にはSiへの不

純物元素の導入とその元素をSiネヅトワーク構造に取り込む活性化アニールを行う活性

化アニールは800以上めアニール温度を必要とするすなわち強誘電体キャパシタ形成

後に高温アニールを施す必要があるこの高温アニールの際の懸念事項としては

　　　　　ｗ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　１　　１強誘電体材料の成分元素が拡散しＦＥＴ特性を劣化させる

　　2強誘電体材料の成分が蒸発や拡散することにより強誘電体薄膜の組成ずれを起こ

　　　　す

　　3　非酸化雰囲気での高温アニールであるため強誘電体が還元される

等が考えられるこれらの現象を起こさないためには強誘電体の融点が高いことが重要であ

るSr2Nb207系強誘電体はすべて融点が1300cC以上であり高温耐性に優れシリコｙ集

積回路に導入するととができる　　ニ　　　　　　　　　　　犬

322還元耐性　　　　　　　　二

　強誘電体メモリを作製する場合強誘電体キャパシタを形成した後に絶縁分離するため

の絶縁層形成集積回路内の配線を形成する配線工程集積回路を機械的損傷や湿気の

進入から防ぐパッシベーシEjン膜の形成工程を行う絶縁膜にはテトラエトキシシラン(ＴＥＯＳ)

やシラン(SiH4)を原料ガスにプラズマＣＶＤ法で堆積するシリコン酸化膜が用いられバッジ

ペーション工程にはシランとアンモニアによるプラズマＣＶＤで形成するシリコン窒化膜が使用

されるこれらの工程では水素や水素ラジカルが発生するので還元性の雰囲気となる一

方強誘電体材料は一部のものを除いて金属の酸化物であるので還元雰囲気で温度が上

昇すれば還元が生じ強誘電性の劣化が起こるこのように強誘電体形成以降の工程で強

誘電体特性が劣化する現象をプロセスデグラデーションといい高信頼性の強誘電体メモリ

　　　　　　　　　　　　　　　　　　　-38-

　　　　　　　　　　　　　　　　　　　3２ ＦＥＴ型強゛電　メモリ林としてのＳｒ辿2Q7系材料

を実現するうえで考慮すべき重要な事項である図36は酸化物の耐還元性が強い金属

元素を探索するために主な金属酸化物についての標準生成ギブスエネルギーを調べたも

のである

　表3-3に示すようにPbやBiの金属酸化物は生成エネルギーが小さいため耐還元性に

優れているとはいえない一方アルカリ土類金属や高次の酸化数をとる元素は酸化物の生

成エネルギーが大きく酸化物が安定である酸化物の生成エネルギーの大きなSrやNbを

構成元素とするSr2Nb207はシリコンプロセスの還元雰囲気による特性劣化の影響を受けにく

いと予想される

０　０

　　２

０　０

４　６

（rsquo〇一一〇Ｅ|Ｂｏ＞ｉ）ｒgt７-

　80

100

120

140

160

０　０

ｎ｀　４

ＣＭ

ＣＭ

260

280

300

　　　　　Ｉ

　 ｌ 　 ー 　 ｌ

　　ｌ　

　 ｌ 　 　

　Ｉ　　

　ｎ

－

　　Ｊ 映で Ｊｒﾆﾆ 匹

浙5ﾆ うてﾆ Sc

滅私 づ侭　　Zi～

匹－

ぐィ 二心 ア 　　　　　　　

ﾝづ馮(泥辿心 ら0

多 今町 芦弓 匹 Ｊ 詞眠 ぶ２ グ≒ 匹づ 嘔)゛

づン 吠 Jz づ　rsquohos J ｙ几 び）

∵叙 祀ダ ジダ ノ

荷

　ｌ　　　　ｌ　　Ｉ

ｌ　ｌ　ｌ　ｌｌ　　　

　　　　　

　Ｉ　

０ 500

融点沸点

変態点

　1000　　　1500　　　2000

温度(゜Ｃ)

　元素酸化物

　　ロ

　

図36主な金属酸化物の標準生成ギブスエネルギー

39

３章低誘電率強誘電体　料の開

表3-3主な強誘電体構成元素の酸化物のギブスエネルギー

PbO -8982

ZrO -49847

TiOj -21272

(ａ)ＰＺＴ系

BiA -7866

SrO -26864

Ta^O^ -18270

NbPs -16883

(b)ＳＢＴ系

SrO -26864

NbjOj -16883

TaA -18270

(ｃ)SＴＮ

33ソルゲル法によるSｒ2Nb207系薄膜の作製　丿

　前節でSr2Nb207を強誘電体材料として選択したしかしながらSr2Nb2O7系の材料におい

てはバルク単結晶での強誘電性は研究されているが薄膜で強誘電性を確認した報告は

無かった本節ではLSIプロセスに適合可能で良好な強誘電体特性を示す薄膜を形成

することを目標とする

　誘電率が低く良好な強誘電体特性を示すSr2Nb207系強誘電体薄膜を実現するためＢ

サイトの元素であるNbをＴａでＡサイトの元素であるSrをＢａで置換するなどして最適な

組成を見つけ出した　　　　　　　　　　　　　　　　　　　　　　　　

331 Sｒ2Nb207薄膜の作製と問題点

　薄膜の作製はソルゲル法により行ったソルゲル液の出発原料としてはストロンチウム2－

メチルヘキサネート[Sr(ＣＨ３(ＣＨ２)３ＣＨ(C2H5)ＣＯＯ)2Sr(ＯＯｃ)2]ニオブエトヤシド[N1(0Et)5]

を用いたNb(0Et)5は２メトキシェタノール[CH3OC2H4OH]に溶解され１時間還流を行う

　　　　　　　　　　　　　　　　　　　　　　　　　　　　ゝ　　　　　　　　　　　s　　　　　　　　　　　jSr(ＯＯｃ)2とNbのアルコシキド溶液はイソペンチルアセテート[ＣＨ３ＣＯＯ(ＣＨ２)２ＣＨ(ＣＨ３)2]に溶

解される完成したソルゲル溶液の金属酸化物濃度は７重量である基板には６インチ

Si(100)ウェハに400nmのシリコン酸化膜をプラズマＣＶＤ法により成膜したものを用いたこ

の基板上にマグネトロンスパッタリングによりIrO2膜を65nm堆積し続いてPtを175nm堆

積し下部電極を形成したソルゲル溶液を下部電極つき基板上に適量(2ml)滴下しスピ

ン塗布した塗布後直ちに180(Ｃのホットプレート上で３分間加熱ソルゲル溶液の溶剤を

蒸発させるその後残留した有機成分を除去するため400degC20分間横型炉で仮焼成を

するスピン塗布と乾燥仮焼成の工程を４回繰り返すその後700degCから1000の

RTAfRapid Thermal Annealing)処理を行い膜を結晶化する RTA の雰囲気は100酸素

とし処理時間は１分であるこの結晶化アニールののち上部電極としてPtを175nmスパ

40

33　ブルブル によ Ｓ「 NbO7系薄膜の作成

ツタリンダにより堆積したその後ドライエッチインタにより50μｍ正方の上部電極を形成し

た

　図37に結晶化アニール温度を変えて成膜したSr2Nb207(以下SNと省略記号を使用)薄

膜の表面モフオロジーのＳＥＭ像を示すこれらのＳＥＭ像は20度の角度から撮影した鳥か

ん像である 800(Ｃ以下のアニール後では平滑な表面が得られているが900(Ｃ以上で結品

粒が成長し表面に凹凸が生じている図38に示す積層構造で作製したSN薄膜のＸ線

回折パターンを図3馴こ示すアニール温度900(Ｃ以上で強誘電性SN結晶からのピークが

観測された配向けランダムである電気的特性の評価を行ったが強誘電性は確認できな

かったＬＣＲメータにより測定したSN薄膜の比誘電率は39であった

500nm

500nm

図3ﾌSN薄膜の表面モフオロジーア二－ル温度(ａ)ﾌ00で (b)8()0てし

　　　　　　　　　　　　0900゜Ｃ(d)1000で

川

500nm

500nm

第３章低誘電率強誘電体材料の開発

IrO2

図38 X線回折測定試料の積層構造

(ｓ＾iｕｎ　ｑｊＢ）　Ａ＾iｓｕａｉ＾ｕｉ

20 30　　　40

　2θ( deg)

図39 SN薄膜のＸ線回折パターン

50

　強誘電性が発現しない理由はいくつか考えられる一つは結晶化が十分でないことである

もう一つはSNのキュリー温度が非常に高い(1342degC)ためLiNb03で知られているような分

極の凍結が生じていることである[6]そこでSNのキュリー温度を下げることを考えた

NanamatsuらはSNのバルク単結晶においてNbをＴａで置換していくことでキュリー温度が

1342degCから-107cCまで単調減少することを報告している圖SNとSr2Ta2O7(以下STと省略記

号を使用)は図310図311に示すように同様の結晶構造をもっているので両者の固溶

体を作製しキュリー温度を制御する実験を行う図312にSr2(ＴａNbl)2O7のキュリー温度

のＴａ(Nb＋Ｔａ)比ｘの依存性を示す圖キュリー温度が600以下となるxgt06の範囲を重

点的に成膜を試みた

42

P

「

｜

仁

33ソルゲル法によるS｢励感虹致慰塑加雌

Ｏ　Ｏ Sr　Nb

図310 SNの結晶構造

　　　　　　　一　　一　　　　一　　－　　－　　一仁　

　　o Sr　Nb

　　　　　１

（０deg）０　ａｊｎ＾ＢＪ９ｄＬＵ９１　ａｕｎｎ

図311 STの結晶構造

　　　　　　　　　　　　　0　　02　　04　　06　　08　　1

　　　　　　　　　　　Sr2Nb2O7　　　　　　　　　　　　　Sr2Ta2O　　　　　　　　　　　　　　　　　　AtomicRatioχ

図312 Ta(Nb＋Ｔａ)比ｘを変化させたときのバルクSr2(TaNb)2O7の

　　　　　　　　　　　　　　　キュリー温度げ)圖

　　　　　　　　　　　　　　　　　　　－43－

　３章低誘電率強誘電体材料の開発

332 n置換したSr2(NbTa)2O7薄膜による強誘電性発現

　SNとSTの固溶体はSr2(TaNbi)207(以下ＳＴＮ)と表すことができｘはＢサイトのＴａの

割合を示すｘが0406070809の組成について成膜を行ったSNとSTの２種類の

ソルゲル溶液を用意し塗布直前に重量比率で混合することで所望のＴａ組成の薄膜を作

製したＴａ原料としてはSrの場合と同様にタンタルエトキシド[Ta(0Et)5]を用いたスピン

塗布の繰り返し回数は２回とし膜厚はおよそ150nmであるｘ＝07組成ＳＴＮ薄膜のＸ線

回折パターンの結晶化アニール温度依存性を図313に示すアニール温度が850degCおよ

び900cCのときは強誘電性を示さないSr(TaNbi)03Sr2(TaNbi)l0O27のピークが確認で

きるアニール温度をさらに上げて950degCにするとこれらのピークは消え強誘電性ＳＴＮか

らのピークが現れた配向はランダムである 950degCで結晶化アニールしたＳＴＮのＳＥＭ観察

像を図314に示す Ｔａ(Nb十Ｔａ)比ｘが0406の場合は数十から数百ｎｍサイズの結晶が

成長していることが分かる結晶粒の形状はー軸方向に長い葉巻型をしておりＳＴＮは結晶

成長速度が結晶方位で大きく異なることが示唆されるＴａの置換率が大きいx=07～09では

ＳＴＮ薄膜の表面モフォロジーは平坦で膜は微細な結晶粒により構成されている

(　ｓｑ-jｕｎ　-ｑｊＢ　）　Ａ＾ＳＵ８ｑｕｉ

Sr2(Tao7 Nb03)2０7

20 30　　　40

　2 0 (deg)

50

図3j3 STN薄膜のＸ線回折パターンの結晶化アニール温度依存性

44

500nm

33ブルブル法によるSrNbO7系薄膜の作成　　　　　　　　　　－　－　－

500nm

500nm　　　　　　　　　　　　　　　　　　　　　　　500nm

図314 STN薄膜のＳＥＭ像Ｔａ(Nb＋Ｔａ)比X (a)0洙(b)O胤(007

　　　　　　　　　　　(d)08 (e)09

３－　低一電率強誘電体　｀の開

50μｍｘ50μｍ

　　　｢

岫

ﾉ=Ｐt

強誘電体膜

コhelliphellip)ﾚPtIrO

　　　SiO

プローブ

図315電気的特性評価試料の積層構造

00

ｙ-

ＣＭ

１　１　１

　（

ldquoＥＱく

｀゛10oline3

A＾IＳＵＱＱ

^ＵＱｊｊｎｏ

Sr2(ＴａＮｂｈ)2０7

７　　００　　　　　　ｅrgt

０　　０　　０　

１　１　１

-4　　－2　　0　　2

　　　　ｖoltａｇｅ（Ｖ）

図316 STN薄膜のリーグ特性

４

　ここでは図315に示すようにPtを上部電極として電気的特性の評価を行った図316

にＳＴＮ薄膜のリーグ電流特性を示すリーグ電流はＴａ量が増えるに伴い減少する傾向が見

られるx=OJ0809組成の薄膜において3V印加で1times106 Aｃｍ２以下と良好な特性を

示している

16

　　　　　　　　　　　　　　　　　　　　　　　33　ソルゲル法によるSrl淑ぶ叱丞漣亘旦生盛

　ソーヤタワー回路を用いlkHzの三角波で評価したＳＴＮ薄膜のヒステリシス特性を図

317に示す強誘電性のヒステリシス特性が組成jc=07から09の範囲で確認できたx=04

および06の組成の薄膜ではリーグ電流が大きくヒステリシス特性の測定ができなかった

ｘ＝07組成のとき最大の残留分極値を示した残留分極と抗電界はそれぞれ05μＣｃｍ２

44kVcmである

９」ｏへ０４）ｕojｊＢ２ｕｅ|Ｏｄ

CＯ　　　　　　　＜Ｎ

１

０　　１　　ＣｖJ　　　　　　　　ＣＯ

　　　　　一　　　　一　　　　一

SrodaNbl_λ０7

　１　１　１　１　Frequency ｌ kHz

　　　　　　　

ノ

ｌ　　ｆ　ｌ　　｜

ｙ

　　　１　１　　１

－5 　　0

ｖoltａｇｅ（Ｖ）

図317 STN薄膜のヒステリシス特性

５

　＝070809のＳＴＮ薄膜について静電容量のバイアス電圧依存性を測定した図318

に容量から比誘電率を計算したものを示す強誘電体に特有の２つのずれた山(バタフライ

カーブ)が観測されたＯバイアスでのＳＴＮ薄膜の誘電率はｘ＝07のとき53であるこの値

は通常用いられているＰＺＴ強誘電体の比誘電率300～1500と比較すると１桁小さいもの

である前節のSN薄膜で得られた39よりやや大きくなっているがこれはSTのｃ軸方向の

比誘電率が644と非常に大きいことが影響しているものと思われる図319にx=OJ組成

ＳＴＮ薄膜の比誘電率の周波数特性を示す測定は50～lMHzの範囲で行い損失係数

ianSも測定した[叉1より50～lMHzの範囲で比誘電率は大きな分散を示さず界面分極のよ

うな不完全なイオンの動きに伴う誘電率成分がほとんど無いことを確認できた損失係数

(tanlt5)は002から005程度でＰＺＴ薄膜と同程度の良好なキャパシタが得られている

４ﾌ

３章低誘電率強誘電体オ料の開発

　図320に比誘電率の温度依存性を示す参考のため図321にバルクＳＴＮでの比誘電

率の温度依存性を示すｘ＝09のＳＴＮ薄膜では比誘電率が極大値をもちキュリー温度が

200cC付近にあることが分かるこれは図312に示したバルクＳＴＮでの値とほぼ同じである

x=07では明確な比誘電率のピークは確認できず比誘電率は少なくとも300cC以上であると

予測される 300(Ｃ以上では損失係数(tanのが01以上を超えリーグ電流成分が顕著になり

比誘電率の測定が困難であったしかしながらｘ＝09での結果からＴａとNbの配合比を調

整することで薄膜ＳＴＮでキュリー温度を制御できるという仮説を証明することができた

＾ｕｂiｓｕｏｏ　ｏｕ＾ｏ８一のＩ「」

　　　　　　　　　　80Frequency 100 kHz

Sweep rate 05 Vs

-10 -8　-6　-4　-2

０　　　　　０

４　　　　　ｎ一

48

恥(ＴａχNbl)2０7

A=07rdquo－ゝ

゛-- ^08

hellipχ＝09

２　４　６　８　１０

Bias Voltage ( V )

図318薄膜の比誘電率一電圧特性

＾ｕｂ＾ｓｕｏｑ　　ｏｕ＾Ｏ８一のＩ（）

60

　5

8　　

5 6　　

5 4　　

5 2

＾ｕｂ＾ｓｕｏｑ　ｏｕｑＯ９一のＩ【】

50

０

100

80

60

０　　　０

４　　　ＣＭ

０

101 1

33　ソルゲル法によるSr型hぶヱj丘漣些pound血盧

020

015

010

005

1104 1才）

Frequency ( Hz )

図319比誘電率の周波数依存性

100　　　　200

Temperａtｕrｅ（ｏＣ）

図320比誘電率の温度依存性

仰

叱〉

Ｃｇｙ

300

第３章低誘電率強誘電体オ料の開発

ｔＪのｃｏｏ

1600

1400

1200

1000

０　　０　　０

０　　０　　０

００

ＣＤ

ｒｆ

　　ｏＵｑ０９一のＩ（）

200

０

0　200　400　600　800 1000 1200 1400 1600

　　　　　　Temperａtｕrｅ（ｏＣ）

図321バルクＳＴＮの比誘電率の温度依存性[5]

　次にＴａ添加と同様の効果があると期待されるＡサイト元素のＢａ置換とＳＢＴ系で強誘

電性の改善が報告されているＡサイト元素を化学量論組成からずらす手法を試みた

　SNのＡサイト元素であるSrを置換できる元素としてＣａPbＢａがバルクで報告されている

圖表3-4にSNのＡサイト置換元素のイオン半径と置換率04のときつまり置換元素をＡ

と表した際(Sro6Ao4)2Nb207のキュリー温度を示す Srの場合はSN Sr2Nb207であるＡサイ

トのイオン半径とキュリー温度の間には相関が指摘されているこのバルクの知見からＡサイ

トのSrをＢａで置換することでキュリー温度を低減しＢサイトのNbをＴａで置換した場合と

同様の効果が期待できる

　Ｂａを選択する理由としてはキュリー温度低減効果が最も大きいと予想されることのほかに

LSIの層開膜で使用するSi02中の拡散係数がＣａやPbと比較して小さいことが上げられ

る

50

33　ソルゲル法によるS｢_出江江医漣匯２血涙

表3-4 SNのＡサイト置換元素のイオン半径と(Sro6Ao4)2Nb207のキュリ

　　　　　　　　　　　　　　　一温度

元素 イオン半径(Å) キュリー温度(cC)

Ca 099 ＞1400

Sr 112 1342

Pb 120 1225

Ba 134 825

　ＳＴＮのSｒをＢａ置換した化合物はＡサイトＢａ害り合Ba(Sr+Ba)をｙとしたとき

(ＢａySrl-y)2(ＴａNbl)207(以下ＢＳＴＮ)と表すことができるここではＴａ比ｘ＝00407の組

成に関してSｒ比ｙをＯから06まで01刻みでソルゲル法により成膜実験を行った結晶化

温度は900~1000cCとした結果この条件で作製した膜のＸ線回折パターン測定からは強

誘電性ＢＳＴＮに由来するピークは確認できず電気的にも強誘電性は確認できなかった図

322に一例としてx=OAy=03結晶化温度1000(Ｃで作製したＢＳＴＮ薄膜のＸ線回折パタ

ーンを示す 1000(Ｃの結晶化においてもほとんど結晶化か進んでおらずＢａを添加するこ

とでＳＴＮの結晶化温度が上昇したと考えられる 1000(Ｃ以上の結晶化温度は下地のシリ

コン集積回路の不純物濃度分布を変えたり層間絶縁膜を破壊したりするので研究範囲に

入れなかった例として1050でアニールしたときにＣＶＤで作製した眉間絶縁膜が気泡

を出して変成したものの断面ＳＥＭ像を示す

(　ｓt＾ｕｎ　-ｑｊＢ）

A＾iｓｕａjｕｉ

20 30

　2

　　　40

θ　( deg )

50

図322 (BaSr|)2(ＴａNb|)207薄膜(ｘ＝04v=03結品化温度

　　　　　　　1000(Ｃ)のＸ線回折パターン

　　　　　　　　　　　　－５】－

第３な　低誘電率強誘電体材料の開発

図323 1050゜Ｃアニール後のシリコン集積回路の断面ＳＥＭ像

　本研究で作製した(ＢａﾀSrlJ)2(ＴもNbl-)2O7薄膜の電気的性質を組成でまとめたものを図

324に示す図中強誘電性を示したものはや強誘電性を示さないリーグ電流の少な

い常誘電体をリーグ電流の大きい膜をtimesの記号で表しかここでは3V印加時のりーク

電流密度が1times104 Acm^ 以上のものをtimes(リーグ電流が大きい)と定義した[叉]中記号が

存在していない組成は実験を行っていないことを示している

Sr^NbO

Bａ置換

darr

Tａ置換rarr SrTaoO^

χ00 01 02 03 04 05 06 07 08 09 １０

ｙ

o0 　χ

1342 1160

　χ

1000

times

735

４１０

-107

01

02 　χ

1080

03 times

04

825

05

06

100

07

08

09

10

一 一 　 －

Ba2Nb2O7 　　　　　　　　　　　　強誘電性

上段回皿の噸二]supe一

丿ol匙恕゛

下段バルクのｷｭﾘｰ温度　　　　付倭permil

図324本研究で作製した(ＢａSrトよけａNbよO り利一permilﾉ片口八的性質

　　　　　　　　　　　　　デ)helliphellip｀ﾉ)

　　　　　　　　　　　　　　　　　　　　　　　33ソルゲル法によるSｒ辿ぶ１系薄堕の作成

　ＡサイトのＢａ添加により強誘電性の発現を期待したがＢサイトのＴａ置換のような効果を

得ることができなかったＢＳＴＮ薄膜のリーグ電流はバルクのキュリー温度が700~800以

上になると大きくなるという傾向か見られる同様の傾向はＰＺＴでも確認されている ＰＺＴの

ＢサイトはＺrとTiで占められているがTiの割合が08以上になるとリーグ電流が多くなる

ことが知られている ＰＺＴの相図を図325示す ＰＺＴでTi量が増加すると正方晶のａｃ軸の

長さの差が大きくなりキュリー温度も上昇する結晶化アニールの高温時にはＰＺＴは立方

晶で等方性であるが温度を下げていきキュリー温度より低温になると相転移を起こし正方晶

で異方性となるそのとき多結晶膜全体でａｃ軸がそろっていないと歪が生じ歪が大き

い時には粒界部分で亀裂が入りリーグ電流が増加すると考えられる本研究のように強誘

電体の下地に強誘電体がエピタキシヤル成長するような結晶を選択することができない状況

では強誘電体の異方性を完全に制御することは難しいしたがって異方性の少ないつ

まり常誘電体に近くキュリー温度が室温から大きく離れていない強誘電体を選ぶことが

材料選択のーつの指針であるといえる

　tS

　｜

dego

Ｇ）

40

30

20

10

　　0PbZrOa

008

006

　　　又

004包

002

20 40　　60

mOI80 100　PbTia

図325 PZTの格子定数

　最後にＳＢＴ系で強誘電性の改善が報告されているＡサイト元素を化学量論組成からず

らす手法を試みた SBT 系ではＡサイトSr量が化学量論10に対して07と３害り少ない場

合に最も大きな残留分極と角型性の良いヒステリシス特性が得られている[7]ここではS｢

組成の異なるソルゲル溶液を用意し結晶化アニール温度950degCで成膜を行った Sr 組成

は化学量論組成の20を中心に12162428と20刻みとしたTa amp Xは07である

各Sr組成でのヒステリシス特性を図326に示すSr組成24のとき僅かな強誘電性が得ら

　　　　　　　　　　　　　　　　　　　づ3－

３章低誘電率強誘電体材料の開発

れているようにも見えるがそれ以外の量論組成をはずしたものは全く強誘電性を示さず

常誘電体である STN 薄膜に関しては化学量論組成付近で良好な強誘電性を示すと考えら

れるこれらの結果から本研究では低誘電率強誘電体であるSN系薄膜の組成はその

強誘電性と誘電率の低さリーグ電流の少なさからＴａ置換量が07のSr2(Tao7Nbo3)207が

最適であると結論付けることができる

54

５

５

「ｔ」ｏ０４）ＵＯＩt＾ＢＺＵＢIＯＨ

mｏｏｒｔ）

CＯ　　　　ＣＭ　　　　-ｒ-　　　　O　　　　Ｙ　　　　≪＾

CＯ　　　　ＣＭ　　　　Ｔ-

0123

　　　一　　一　　一

ＵＯｉ＾ＢＺＵＢ|〇ｄ

mｏｏｒｆ）

CＯ　　　　ＯＪ　　　　１-

０　１　ＯＪ　　　　ＣＯ

　　　　一　　一　　一

　ＵＯｉＢＺＵＢ|Ｏｒl

-5

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

(a)Sr組成12

　　　0

ｖoltａｇｅ（Ｖ）

(c)Sr組成20

　　　0

ｖoltａｇｅ（Ｖ）

（ｅ）Sr組成28

５

５

５

33ソルゲル法によるSr琶坦z玉迦塑2立塵

らｃ｀E

　ＯへＯａ）　ｕoi＾ＢＺＵＢ|ＯＨ

３

２

１０司

-2

-3

mｏｏｒｉ）ＵＯｉ＾ＢＺＵＢ|Ｏｒj

CＯ　　　　ＣＭ　　　１-　　　　O　　　　Ｙ　　　　lt＾

-5

-5

　　　0

ｖoltａｇｅ（Ｖ）

（b）Sr組成16

　　　0

ｖoltａｇｅ（Ｖ）

（d）Sr組成24

図326 Sr組成を変化させたときのＳＴＮ薄膜のヒステリシス特性

　　　　　　Sr組成(a) 12(b)16(c)20(d)24(e)28

ミミ））

３章低誘電率強誘電体オ料の開発

参考文献

田S Ｙ ＷｕIEEE Trans Electron Devices ED-16 (6) (1969) 525

【2】ldquoLandolt-Bonstein 316 Ferroelectricand Related Substancesrdquo 1981

[3]S Ｂ Krupanidhi ＡMansingh and M Saver Ferroelectrics50 (1983)443

[4]川端昭ldquo電子材料部品と計測rdquo(コロナ社 1982)106

[5]Ｔ Nanamatsu Ｍ Kimura and ＴKawamura J Phys Soc Jpn 38 (1975)817

[6]N Niizeki T Yamada and Ｈ Toyada Jpn J Appl Phys 6 (1967)318

[7]T Atsuki N Soyama T Yonezawa and Ｋ 0gi Jpn J Appl Phys 34 (1995) 5096

56

第4章ＦＥＴ型強誘電体メモリの作製と評価

　フローティングゲート型の強誘電体メモリは１つのトランジスタでメモリセルを構成できス

ケーリング則に従うデバイスであるため大容量のメモリを実現する可能性を持つまた非破

壊の読み出しが可能であるという特徴を持つため高速動作低消費電力動作が可能となる

フローティングゲート型の強誘電体メモリのなかでもMFMIS構造は強誘電体層(F層)とゲ

一卜絶縁膜層(I層)の間に相互拡散を防ぐバリア層となるフローティングゲート層(Ｍ層)を入

れるためＦ層とＩ層の材料選択を増やすことができる具体的にはＩ層として集積回路で

高信頼性の実績があるシリコン酸化膜を用いることが可能となるフローティングゲート層の

無いMFIS構造では各種金属元素に対して拡散バリア性能の低いシリコン酸化膜を用いる

ことは困難であった

　ここでは第３章で開発したＳＴＮ強誘電体薄膜を用いてMFMIS構造を作製するその

際MFMIS構造ＦＥＴ型メモリとして所望の動作をすることは勿論のことＭＯＳトランジスタの

ゲート酸化膜やシリコンに対して特性を変化させる重金属汚染を生じないことが重要である

このためバリア層の材料を工夫しＳＴＮ強誘電体薄膜の元素が下のＭＯＳトランジスタを汚

染していないことを確認したさらに作製した素子のメモリ特性特にデータ保持時間に関

して考察を行う

41 MFMIS構造の作製

　図41にＳＴＮ強誘電体薄膜を用いたMFMIS FETの概略図を示す本章で作製する標

準のMFMIS FET薄膜のパラメータを表4-1に示す下部Ptlr02およびｎ型多結晶Siの

積層がフローティンクゲートであるＭ層をなしている強誘電体の下部電極としては耐酸化

性に優れＳＴＮと反応しないPtを選択した MIS のゲート電極としてはシリコンＭＯＳ構造

で信頼性の実績のある多結晶Si膜を使用するしかしながらＭＯＳゲートの多結晶Siの上

に直接Ptを成膜するとＳＴＮの結晶化アニールの際に多結晶SiとPtが反応しPtのシリ

サイドが生成し体積変化により膜の剥離が生じるという問題が発生したそこでＰＺＴ強誘

電体キャパシクにおいてPbの拡散バリアとして利用されているIrO2を多結晶SiとPt電極の

間にはさむことを試みた

フtｒ

４章ＦＥＴ型強誘電体メモリの作麹と評価

STN

Capacitor

Conventional

MOS ＦＥＴで

図41 MFMIS FETの概略図

表4-I MFMIS FETの標準パラメータ

ＭＦ

Ｍ

Ｉ

Ｓ

層 膜厚［nm］ 比誘電率 役割

上部Pt 175－ 上部電極

STN 150 40 強誘電層

下部Pt 175 下部電極

IrO2 65 拡散バリア

ｎ型多結晶Si 150 ＭＯＳゲー卜電極

SiO2 13 ３９ ゲート酸化膜

　図42に多結晶Si上にIrO2層を介して作製したＳＴＮ強誘電キャパシタのヒステリシス特

性を示す第３章で絶縁膜上に作製したＳＴＮキャパシタと同様にＢサイトのＴａ量ｘが07

から09の範囲で強誘電性を発現したx=07のとき最大の几＝04μＣｃｍ２が得られた

　多結晶Si上に作製したＳＴＮキャパシタの断面ＳＥＭ像を図43に示す 950degCの結晶化

アニール後においてもそれぞれの層の境界が平坦ではっきり観察できる lr02層によりPtと

Siの反応が抑えられていることを確認するためにＸ線回折パターンの測定を行ったものを

図44に示す Pt シリサイドからのピーク例えばPtSi(121)4358deg PtSi(lOl)2896deg

Pt2Si(112)4469deg Pt2Si(110)3212degは観測されずPtのシリサイド化が抑えられているこ

とを確認したまたＳＴＮ薄膜はランダム配向の多結晶膜であることも分かる

８

２

　　１　　０　　‐

（ｌＱへｏｔ）　ｕｏ＾ｅｚｕＢiＯＨ

-2

-5 　　0

ｖoltａｇｅ（Ｖ）

５

41　MFMIS構造の作製

図42多結晶Si上のＳＴＮキャパシタのヒステリシス特性

300 nm

図43多結晶Si上のＳＴＮキャパシタの断面ＳＥＭ像

5り

泣４章　ＦＥＴ型強誘電体メモリの作製と評価

(　ｓｎｕｎ　ｑｊＢ　）

A＾ＩＳＵ９ｑＵＴ

20 30

　2

　　　40

e (deg)

50

図44多結晶Si上のＳＴＮキャパシタのＸ線回折パターン

　多結晶Si上ＳＴＮキャパシタの深さ方向元素分布をSIMSにより分析したものを図45

に示すＳＴＮの構成元素であるSr Ta NbのＭＯＳキャパシタヘの拡散や多結晶Si(poly-Si)

とPt電極との反応がlr02層により抑えられていることが確認できた

1 0　　　

1 0

　（　ｓｓ＾ｏ）

　　　1

0　　　

1 0

AｑＩＳＵ８ｑＵＴ　ＵＯＴ　ＡＪＢＤＵＯＯ

Q

()

10

０ 02 04 06 08 1

　Depth（μｍ）

12

図45多結晶Sレ上のＳＴＮキャバシクのSIMS深さ方向分析

印

42メモリの電気的特性

42メモリの電気的特性

　ＳＴＮ強誘電薄膜を用いたMFMISキャパシクを作製したキャパシタの電極面積は50times50

μm2でＳＴＮおよびSiO2の膜厚はそれぞれ150 nm 13 nmである

　図46(a)にMFMISキャパシタの高周波容量電圧(Ｇり特性を示す c-v 特性は履歴(ヒ

ステリシス)を示しループの方向は強誘電性の分極反転を含む正の可動イオンの存在を

示す図46(b)にＭＯＳキャパシタのＣ-Ｆ特性を表す測定はMFMISキャパシタ形成後

上部のＭ層Ｆ層をドライエッチングで除去した後に行った図ではＭＯＳキャパシタには電

荷の移動に起因するヒステリシスやSi-SiO2界面準位によるＣ-Ｆ特性の変形は見られない

これはＳＴＮ強誘電キャパシタの形成が下のＭＯＳキャパシタに悪影響を与えていないこと

を意味している ＳＴＮキャパシタ単体のＣ-Ｆ特性を図46(c)に示す強誘電体に特有のバタ

フライカーブが確認できた図46(a)のMFMISキャパシタのＣ-Ｆ特性は同(b)(ｃ)のc-v

特性の直列接続として計算したものとほぼ一致するこれらより作製したMFMISキャパシタ

はＳＴＮ強誘電体の分極反転によりヒステリシス特性を発現していることを確認した

４

（ｔ）　８０ＵＢ＾IＯＢｄＢＯ

-5 　0

Biaｓ（Ｖ）

５

(a) MFMISキャパシタ

削

c-v

敞４章ＦＥＴ型強誘電体メモリのf製と評価

６

（ｔ）

４　　　ＣＯ

（Ｎ

９０ＵＢｑl０ＢｄＢ０

峙

10

ノヘ

Ljl　ａ

９

　ｃ０　　７　　ＣＯ

　

　　lO

）　ａｏｕＢ｝iｏＢｄＢＯ

４

－５

　0

Biaｓ（Ｖ）

５

(b)ＭＯＳキャパシタ

０ ５

　　　　　　Ｂｉａｓ（Ｖ）

　　　　　　　　　　　（ｃ）ＳＴＮキャパシタ

図46 STNを用いたMFMISキャパシクの高周波Ｃノ特性

62

c-v

c-ｖ

ざ

Ｑ

１

08

06

04

02

B-T 200 degＣ5 min

100 kHz 30 mV

尽ニ50times50μm2

らｘ deg13 nm

42メモリの電気的特性

－6-5-4-3-2-1　0　1　2　3　4　5　6

　　　　　　　　Biaｓｖoltａｇｅ（Ｖ）

図47 MOSキャパシタの電界一温度印加試験(B-T試験)

　図46(b)に示すＭＯＳキャパシタについてＭＯＳトランジスタ特性の経時変化の原因とな

る可動イオンの存在の有無を評価したゲート絶縁膜中に例えばＳＴＮの構成元素である

SrがＳr2゛として存在すれば電界と熱を同時にゲート絶縁膜に印加してイオンの位置が移

動するイオンが移動するとＣ-Ｆ特性が電圧軸方向にシフトするのでこれを検知できるこ

の手法を電界一温度印加(Bias-Tempareture Ｂ-Ｔ)試験といい図47に測定結果を示すこ

れより電気的にもＳＴＮ成膜によるシリコン酸化膜汚染が生じていないことが確認できた

　また第３章で低誘電率の強誘電体材料が必要であることを述べたがこれを確認するた

めＳＴＮキャパシタの面積()とＭＯＳキャパシタの面積(Ｓ)の比を変更したMFMISキャパ

シタを作製した図48に示すようにキャパシタ面積比(ＳｘＳｆ)を大きくするとｃ-ｖ特性のヒス

テリシス幅(メモリウィンドウ)が大きくなっていくゲート酸化膜の面積を増加することでゲー

ト絶縁膜の容量が増え強誘電体キャパシタにかかる電圧が増加し分極反転量が促進され

たものと考えられる

63

４章ＦＥＴ型強誘電体メモリの乍製と評価

『』）　８０ＵＢｑl０ＢｄＢＱ

０

－５ 　0

Biaｓ（Ｖ）

図48 c-ｖ特性の容量比依存性

５

　ゲート長06μｍのMFMIS ＦＥＴを作製した通常のＣＭＯＳトランジスタプロセスが終了し

た後PtＳＴＮPtlr02キャパシクを形成したその後層間絶縁膜となるシリコン酸化膜をプラ

ズマＣＶＤ法により堆積した原料ガスはＴＥＯＳ(テトラエトキシシラン)と酸素ガスを用いた電

気配線層となるアルミをスパッタにより堆積しドライエッチングを行った最後にパッシベー

ション膜としてシリコン窒化膜をプラズマＣＶＤ法により形成した原料にはシラン(SiH4)とア

ンモニア(ＮＨ３)を用いた

　図4馴こMFMIS FET メモリ作製プロセスにおけるＳＴＮ強誘電キャパシタの特性変化を示

す比較としてＰＺＴ強誘電キャパシタ[1]の特性も併記している評価キャパシタのサイズは

50times50μm2で上部電極はPtとした PZT の場合眉間絶縁膜の形成やドライエッチング中

に発生する水素ラジカルの影響でＰＺＴが一部還元されることが報告されている圖そのた

め再酸化して強誘電特性を回復させるリカバリーアニールという工程を入れている STN の

場合は第３章で示した耐還元性が強いために作製プロセス中の劣化がほとんどなくリカバ

リーアニールエ程を入れる必要も無かった

64

２　ｊ

１　１

　　　　吋

pａｚｉｉｅＥＪｏｚ

０　９　８

１　　０　　０

07

06

　without　Recovery　Annealﾔ

笠ｒ　　゛

にごj隋丿

　　　訂昌permil既タｎ

一 一

42メモリの電気的特性

STN(Ｐt Top Electrode)

ＴＬ

Ｔ４上

PZT(Pt Top Electrode)

　｀　　　　　　　　　　゛

　　　　　　｀

配線　　　　シリコン窒化膜

エッチング後堆積後

プロセス

図49 MFMIS FET メモリ作製プロセスにおける強誘電キャパシクの特

　　　　　　　　　　　　　　　性劣化

　次に強誘電体分極がＦＥＴのトレイン電流を変調していることを確認するためMIFIS

FETメモリの7o一几特性をを測定したソーストレイン間電圧は01 Vとしコントロールゲート

電圧ＦＧをplusmn5Vの範囲で掃引しトレイン電流を測定した強誘電体キャパシタの大きさは

185times185μm2である図410のヒステリシスループの方向より強誘電分極に起因するトレ

イン電流の変調が行われていることを確認したplusmn5Vの範囲で測定したメモリウィンドウ(ヒス

テリシス)は38 Vの値が得られた PZT を用いたＦＥＴメモリではplusmn15V必要であったが[3]

ＳＴＮ強誘電体を用いることでより低電圧(plusmn５Ｖ)で動作することを実証した

　図411に正および負の書き込みパルスをコントロールゲートに印加し書き込みを行った後

トレイン電流の測定を行った書き込みパルス幅は10μsとし書き込みからトレイン電流測

定開始まで30秒の間隔を置いた＋10Vのパルス印加後のトレイン電流は-10V印加後と

比較して100倍大きくなっているplusmn5Vのときは10倍以上のトレイン電流の差が流れてい

るこのトレイン電流差はメモリとして利用するのに十分検出可能な値である

65

４章ＦＥＴ型強誘電体メモリの　製と評価

（Ｅｔへく）＾ｕ８Ｊｊｎｏ

uｉｅｊ（）

（く）　ｔｕ８ＪｊｎＱ　　ｕj

２

Ｑ

10oline3

４　５　６　７　８　９　１

一　　一　　一　　　一　　一　　一　　一

〇rsquo000000

1　１　１　１　１　１　１

10oline11

10oline1

10oline1- ５ 　　　０

Gate　ｖoltａｇｅ（Ｖ）

図410 MFMIS FET メモリのも一几特性

10

１

10

１

ﾚS＝IＶWrite Pulse

　　　　ＯＯ

ＪＳｙｏｏｏ

ｏｌ

ｊyen

　　　

ｊ

　

　

　　一

　　

oooOoo

０ 20　40　60　80

Drain　ｖoltａｇｅ（ｍｖ）

５

100

図411　書き込みパルス印加後のトレイン電流

　　　　　　　　　－66 －

　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時間にっいてのｰlsquo察

43データ保持時間についての考察

　ここではＦＥＴ型強誘電体メモリの課題であるデータ保持特性を評価し考察を行った

　MFMIS型強誘電体メモリのデータ保持の劣化について考察すると以下の３つの要因が

挙げられる

　　(1)逆方向電界により強誘電体の分極が消滅する

　　(2)逆方向電界により強誘電体中のイオンがドリフトする

　　(3)強誘電体をリーグ電流が流れフローティングゲートの電位が変化する

　(1)については図412に示す強誘電体キャパシタの分極保持特性の印加電圧依存性から

検討できる分極を一方向にそろえた後一定の電圧を印加したまま保持し残留分極を測

定したものである[4]抗電圧は175 Vのものである分極は印加電圧が00204 Vで保

持しても大きく低減せず安定しているが1015 Vでは徐々に減衰している STN 強誘電

体薄膜では低誘電率を実現したために逆方向電界を02 V程度に抑えることができると考

えられるこれより逆方向電界による強誘電体分極の消滅はそれほど大きな影響を与えて

いないと期待される(2)についてはＳＴＮ薄膜がリーグ電流測定において電圧が印加され

た後でもヒステリシス特性が変化せず電圧方向のシフトが見られないため主要因ではない

と考えられる(3)については強誘電体中を電子や正孔が移動することでフローティングゲー

トが外部と電界のやりとりをするこれによりフローティングゲートの電位が変化し強誘電体

の分極は変化していなくてもトレイン電流が変化し結果としてデータの読み出しができなく

なると考えている以下では(3)のリーグ電流説による解析を行う

（ｌｏへ０改）J＾　ｕｏ＾ＢＺＪＢ|ｏlt＾　＾ｕ＾ｕＢＬＵ＾Ｈ

ｊ　２　８　４　

１　　１　　０　　　０　

Retention Ｔｉｍｅ（ｓ）

図412強誘電体キャパシタの残留分極の保持特性図

　　　　　　　　　　　- 67 -

４章ＦＥＴ型強誘電体メモリの作製と評価

431 10日以上のデータ保持特性の確認

　前節で作製したMFMIS FETのデータ保持時間は数百秒程度でありデバイス寸法が小さ

くなるにつれて保持時間が短くなる傾向があったこのことから作製したMFMIS FET は

ＳＴＮキャパシタの周囲がリーグ経路となっており強誘電体キャパシタの面積に対して周囲の

占める割合の大きな微細デバイスほど影響を受けやすい図413に模式図を示すこの周

囲のリーグの原因としてドライエッチングする際に強誘電体に荷電粒子損傷などのダメー

ジが入ることや強誘電体の表面に抵抗の低い層が形成されることなどが考えられる今後

ＳＴＮ強誘電体やPt電極のドライエッチング条件の最適化は重要な課題である

　ここでは周囲リーグの影響を受けにくいデバイスを作製し材料起因のデータ保持時間を

評価する強誘電体の面積を50times50μm2と大きく正方形にしたソーストレイン領域は作

製せずMFMISキャパシタとして容量を測定し保持特性を評価するまた大気中の湿気

等からデバイスを保護し表面リークによる電荷の消失を防ぐため層間膜やパッシベーショ

ン膜プロセスまで終了した状態で測定を行った図414に作製したMFMISキャパシタの構

造を示すこのMFMISキャパシタの容量を図414に示すように２つのプローブ間の静電容

量を測定することでMFMIS FET メモリのデータ保持状態を知ることができる MFMIS キャ

パシタの初期状態無電界印加時のエネルギーバンド図を図415に示す半導体はｐ型シ

リコンでそのフェルミ準位を瓦荷電子帯伝導帯のエネルギー準位をpoundＶpoundｃとするこの

MFMISキャパシタのコントロールゲートに正の電圧パルスを印加し電圧を取り去った後つ

まりメモリにデータを書き込んだ後のデータ保持状態でのエネルギーバンド図を図416(a)

に示す強誘電体の分極を打ち消すための電荷の移動によってフローティンクゲートの電

位が上昇しておりシリコン界面にキャリア反転層が形成される FET を作製するとトランジス

タが導通状態になるのでＯＮ状態と呼ぶシリコンには空乏層ができるので全体の容量は

ゲート絶縁膜と空乏層の直列容量となりゲート絶縁膜単体の容量より小さくなる図

416(b)にコントロールゲートに負電圧パルス印加後のMFMISキャパシタのエネルギーバンド

図を示すこのときトランジスタは非導通状態になるのでOFF状態というシリコンに空乏層

はできないので全体の容量はゲート絶縁膜容量とほぼ同じになるデータ保持特性を図

417に示すMFMISキャパシタに＋5Vのパルスを印加した後ＬＣＲメータにて容量を測定し

ある期間ごとに値を記録する次に同じ試料に-5Vのパルスを印加した後同様に容量変

化を測定する最初は容量の変化はほとんど見られず１日を超えたあたりからOFF状態の

容量が徐々に下がり始めた測定は２週間まで行ったがＯＮ状態の容量はほとんど変化せ

ず２週間後においても容量差が存在し２週間以上のデータ保持が可能であることを表して

いるこれは本研究不揮発性ＲＡＭのデータ保持の目標である10日以上を達成するもので

68

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　43データ保持時剛こついての考察

これまでのＦＥＴ型強誘電体メモリの数時間程度の保持時間から比べると飛躍的な進歩で

ある

フローティングゲート

SiNx

SiO2

図413 MFMIS FET のリーグ電流経路

プローブ

リーグ電流経路

OX50μｍ2

図414データ保持特性評価用MFMISキャパシタの構造

60

４章ＦＥＴ型強誘電体メモリの作゛1と評価

一βの５一

0Ｕ１０９1９０ＪＪ８ｊ

jｏt＾Ｂｉｎｓｕｉ

　　　一～ｏｓ一

jｏｐｎｐｕｏｏｉｉｉｉａｓ

Uｊ

rdquo　ｕＳ-Ｕｊ=

図415 MFMISキャパシタの無電界時でのエネルギーバンド図

一βＱ一２

ｏij＾０９一のｏヒＱＬ

jｏt＾Ｂｉｎｓｕ］

　　　一Ｂ＾ＳIＡＪ

Ｊｏもコーｃｏｏ一Ｅｏの

Uｊ

rdquo　　Ｕｊ＾Ｕｊ＞

oｕr＾ｏａｐｏｊｊａｊ

』ｏt＾ＢｉｎＳＵＴ

　　　一ｊのΣ

　　　　　(ａ)ＯＮ状態　　　　　(b)OFF状態

図416 MFMISキャパシタの保持時のエネルギーバンド図

70

jｏ＾ｏｎｐｕｏｏＬＵ８＄

瓦sect瓦

（庖

W

７

６

8ＯＵＢ＾ＩＯＢｄＢＱ

４

Ihour Iday l１

43データ保持時間についての考察

Temperature 25degＣ

OFFstate

l il訪応

　　　　　　ゝ

ON State

1鉛14iｚＺ）

Frequency I MHz

AC signal25mV

匹９－

100101102103104105106107108

　　　　　　　　　Time（ｓｅｃ）

DC bias

　OOOV bias

十〇25V bias

十〇50V bias

図417 MFMISキャパシタのデータ保持特性

432データ保持時間の考察とより長時間保持への指針

　次に図417で得られたデータ保持時間とリーグ電流から計算できる電荷の消失時間を

定量的に比較しﾘｰｸﾞ電流がＦＥＴ型強誘電体メモリのデータ保持を決めることを示すまた

目標の10日以上のデータ保持時間を確認したものの究極の不揮発性メモリに要求される

10年のデータ保持がＦＥＴ型メモリで実現可能かどうかの議論を行う

　強誘電体のりークによる電荷消失モデルを図418に示す等価回路は(b)に示すように

ゲート酸化膜容量に蓄えられた電荷が強誘電体を介して放電していく強誘電体のりーク

電流伝導機構としてはまず電極一強誘電体界面のショットキー障壁により制限されるショッ

トキー電流が考えられるショットキー接合を流れる電流の電流密度は次式で与えられること

が知られている

7＝八戸づ乱呵平回Ξi)｣(4-1)

　４章ＦＥＴ型強誘電体メモリの1製と評価

　ここでＡはリチャードソン定数7は絶対温度ｇは電子の電荷φbはポテンシャル障壁司

は赤外領域の動的比誘電率臨はボルツマン定数であるしたがってln(Ｊｉｆ-)をpound12に対して

プロットすると直線に乗るこれをショットキープロットという図419に室温から200cCまでの

範囲でＳＴＮ薄膜のショットキープロットを示す特にデータ保持特性に関連のある低電界領

域ではショットキープロットは直線に乗らずＳＴＮ薄膜の低電界領域での伝導機構は理想

的なショットキー障壁によるものではないと考えられる

Top Electrode

　Ferroelectric

Floating Gate

(ａ)模式図　　　　　　　　　　(b)等価回路

図418強誘電体リークによる電荷消失モデル

Ferroelectric

　三原らは強誘電体のリーグ電流が次式で表されることを報告している15]

　　　　　　Ｊ＝ＪｏＦ勺olinePrime　　　　　　　　　　　　　　　　　　　　　　　　　　　(4deg2)

　リーグ電流ｊは電圧Ｆと時間ｒのべき乗で変化しゐはIV印加でls後の電流密度を示

すＫｍは定数である本研究で作製したＳＴＮ薄膜も式(4-2)で良くフィッティングすることが

できるリーグ電流の測定結果は図420のようになり各定数はそれぞれゐ＝7times1 012Aｃｍ２

Ａ＝65～恥5m=0A5~05となる本研究で使用しているＳＴＮ薄膜はランダム配向の多結晶膜

であるのでショットキー障壁高さに分布が存在することが予想される電圧のべき関数で表さ

れるリーグ電流は分布をもつ障壁高さによるショットキー接合電流の重ね合わせで説明でき

る可能性がある

72

10oline4　LO

CO

　一〇　一〇

　１　１

１０ぺく）

ぶヽ10oline7

わo-8

O＞

1-

Ｔ-

　-Ｏ　rsquoＯ　一〇

　１　１　１

（一＾ｕａｊｊｎｏ

10oline1

１

　　10oline8

　　10oline9

110olinelo

ｏｌく）艮池

10-

10oline12

10oline13

10oline14

０

Sr2(Ta Nb)2O7

をニ150 nm

timestimes

＋＋

々

43データ保持時間についての考察

27degＣ

50degＣ

+ 100degC

X200degＣ

200　400　　600　800　1000

　　pound12（VI2ｃｍｌ2）

図419 STN薄膜のショツトキープロツト

へ

rsquoＥｏぺく）　政一のｃＱ（）

1Ｕ３ＪＪ

10oline6

10oline7

10oline8

2　34

Voltage

5 6 78910

（Ｖ）

(ａ)電圧依存性

J 10-9

1bc＝5Ｖ

t =150 nm

4 deg50times50μｍ2

４Ｖ

３ＶＳ

　　　　　　　　

　　　　　

10oline1　　100　　　101

　　　　　　　Time ( s )

　　　（b）時間依存性

　

102　　103

図420 STN薄膜のリーグ電流特性

73

４章ＦＥＴ型強誘電体メモリの作製と評価

図418(b)において電荷保存則を適用すると次式を得る

ｊ＝　d(

一一　dr

(4-3)

またゲート酸化膜の単位面積あたりの容量をＣとすると静電容量の式は

　　　　　　　(＝ＣＦ

であるので式(4-2)～(4-4)をまとめると次式を得る

c＝収-1jj≒了1-rsquo＋Qo-(lsquo

(4-4)

(4-5)

　eoは初期状態でゲート酸化膜キャパシタに蓄えられている電荷密度である

　最初にpoundをパラメー夕としてフローティングゲートの電荷減少を式(4-5)を用いて計算した

ものを図421に示す強誘電体容量とゲート酸化膜容量の面積比ＳｊＳ￥は４とした強誘電

体キャパシタの残留分極が1μＣｃｍ２であるのでゲート酸化膜容量に蓄えられる電荷の初期

状態は面積比ＳｘＳｐから025μＣｃｍ２となるゲート酸化膜容量の電荷密度の下限はシリ

コンーシリコン酸化膜界面にキャリアの反転層を作るのに必要な電荷密度01μＣｃｍ２とした[6]

尺＝1のときは強誘電体のリーグ電流が電界に比例しオームの法則を満たすときである尺＝1

を仮定すると保持している電荷は急速に放電してしまうことが分かる ＳＴＮ薄膜の場合尺は

７程度である

　図422にデータ保持電荷の5V印加時のリーグ電流量に対する依存性を示すもしも5V

印加時のリーグ電流密度を1times109Aｃｍ２以下にすることができればデータ保持時間を10

年以上にすることができるリーグ電流の時間因子であるに対する依存性を図423に示す

z7が大きいすなわちリーグ電流の減少が速やかであればデータ保持時間は長くなるしか

しながらは長期にわたり一定値を取らない可能性もありあまり大きな値を設定するのは

現実とかけ離れる恐れがあるこのためここではｍ＝Oとするつまりこの考察から戸1times

10｀9Aｃｍ２(5V印加時)尺＝0j=0を満たす強誘電体膜を作製することでデータ保持を10

年以上とすることができることが分かったこの条件での計算結果は図422の10deg9Aｃｍ２の

線で表されている今後この値を指標として材料開発を進めていけば良い

74

　　　０　

（　＾０Ｓ　

１ぺ０

50２

　　　ｌ

　　　０　

Ｑ　ＡｉｌＳＵ９（）

　　０

９３ＪＢＵＱ

43データ保持時間についての考察

100 101 102 103 104 105 106 107 108

　　　Retention Ｔｉｍｅ（ｓ）

ａ「

図421 MFMISキャパシタのデータ保持時間のpound依存性

　　　０　

（rsquo０Ｓ　　　＾ＶＯ

う02

　　　ｌ

　　　０　

Ｏ　ａ＾iｓｕ８「」

　　　０

８３ＪＢＬI０

100　101　102　103　104　105　106　107　108

　　　　　　　　　　　　RetentionTime ( s )

図422 MFMISキャパシタのデータ保持時間のリーグ電流量依存性

75

第４章ＦＥＴ型強誘電体メモリの作製と評価

1 01

　　　　０

（）　ａａｊＢＬjｏ

100 101 102 104 105 106 107 108

　　Retention Ｔｉｍｅ（ｓ）

図423 MFMISキャパシタのデータ保持時間のｍ依存性

　薄膜強誘電体においてリーグ電流を減らす工夫としてはリーグ経路となりやすい結晶粒

界を絶縁性の高い材料で埋めてしまう方法がある図424に模式図を示す強誘電体にAl

やNbSiなど酸化物の絶縁抵抗が極めて大きな元素を添加することで108Aｃｍ２以下の電

流密度を実現している例がある[7][8]このようにj＝1times10lsquo9Aｃｍ２(5V印加時)というリーグ電

流密度値は非現実的な値ではなく今後のＳＴＮ薄膜開発の進展が待たれる

AIの添加

図424リーグ電流低減の模式図

76

参考文献

-

参考文献

田Ｔ Nakamura Y NakaoA Kamisawa and Ｈ Takasu Appl Phys Lett 65 (1994) 1522

[2]Ｙ　FujisakiＫ　Kushida-Abdelghafar Y Shimamoto and HMiki J Appl Phys　82

　　(1997)341

[3]T NakamuraY NakaoA Kamisawa and Ｈ Takasu Integrated Ferroelectrics 6 (1995)

　　179

[4]奥山雅則児玉一志高橋光恵野田実ldquo応用物理rdquo71(5) (2002) 566

[5]塩寄忠ldquo強誘電体薄膜メモリrdquo(サイェンスフォーラム1995)第２章95

[6]S M ＺsｅPhysicsがSemiconductc r Devices(Ａ Wiley-Interscience Publication 198 1)

　　2nd ｅｄ369

岡木島健演田泰彰大橋幸司名取栄治下田達也第64回応用物理学会学術講演

　　会公演予稿集2 (2003秋)500

[8]Ｔ Iijima S Kudo and Ｎ Sanada Jpn J Appl Phys 36 (1997) 5829

ﾌﾌ

第４章ＦＥＴ型強誘電体メモリのf製と評価

78

第5章ＰＺＴ強誘電体を用いた論理演算回路の提案

と作製

　本章では強誘電体の論理演算回路への応用を考える 51節では論理演算回路に適

した強誘電体について議論する論理演算回路とメモリでは要求特性が異なるために強誘

電体に対する要求特性も異なるここでは論理演算回路に適した強誘電体として残留分

極が大きく信頼性の高いＰＺＴ系強誘電体を選択したしかしながら従来のＰＺＴ薄膜では

論理演算回路に必要な低い形成温度と書換え疲労耐性とを満足するものが得られていな

いのでＰＺＴ系薄膜の作製方法を工夫しＰＺＴ薄膜の特性を実用に耐えうる水準まで改善

した52節では新しい概念である論理演算回路の不揮発化を提案する論理演算回路を

不揮発性にするのに強誘電体を利用する論理演算回路の不揮発化に関して重要な基

本素子である強誘電体キャパシクを用いた不揮発性ラッチ回路を提案した実際にLSI上で

回路を試作し動作確認に成功した測定結果と今後のLSIのスケーリング予想から提案

する回路はLSIの微細化が進んでも少なくとも今後10年は大きな構造変化をしなくても

通常の論理演算回路と同様に微細化していくことが可能であることを示した 53節ではさら

に進んだ概念である論理演算回路とメモリの融合について提案する少容量(例えば１ビッ

ト)のメモリを論理演算回路の中に分散させるロジックインメモリアーキテクチヤを用いてLSI

の処理速度と消費電力を大幅に改善することを試みるここでは論理演算回路とメモリを小

さな面積で融合することのできる強誘電体を用いた機能パスゲート回路を提案した LSI 上

に試作し提案する機能パスゲート回路の基本動作の確認に世界で初めて成功した

51論理演算回路に適したＰＺＴ系強誘電体材料

　メモリと論理演算回路では求められる要求が異なるため使用されるトランジスタに要求さ

れる特性も異なるメモリの場合メモリセルに一番強く要求されるのはコストに直接影響す

るセル面積を小さくすることである通常メモリセルをマトリクス化し１列のメモリセルでセン

スアンプを共有しているそのためセルから取り出す信号はセンスアンプが検出できる範

囲であれば微小なものでも構わないという特徴をもつこれらよりメモリにおいては使用す

70

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

るトランジスタの性能特にトランジスタがオンの時の最大電流に対する要求は緩やかであ

る

　論理演算回路においては一般に動作速度が最も要求される強誘電体の分極反転速

度はＰＺＴ膜の測定によって1ns以下であることが確認されている田現状のプロセッサで使

用されているＧＨｚの動作周期でも十分追従すると考えられている

　論理演算回路内部ではトランジスタが同時かつランダムに使用されるのでメモリのように

センスアンプを共用するようなことはできない仮にトランジスク１つ１つにセンスアンプをつけ

るとなると回路規模は１桁以上大きくなってしまい非現実的であるこのような理由から

論理演算回路で使用されるトランジスタでは次段のトランジスタを高速に動作させるために

ドライブ能力(トランジスタがオンのときの最大電流値)が大きいことが要求される

　ドライブ能力を大きくするためにはトランジスタの電流が飽和するのに十分な電圧を安

定に印加しなければならないそのため強誘電体には電荷の不揮発成分である残留分極

が大きいことが重要であるよってここでは薄膜強誘電体のうち残留分極が大きく一般

的な強誘電体メモリにも使用されているＰＺＴを選択した

　また論理演算回路に強誘電体を導入するためには次の条件を満たすことも必要とな

る

(1)強誘電体の形成温度が低いこと

(2)強誘電体の疲労特性が少ないこと

　(1)については強誘電体の形成温度が高いとすでに作りこんでいるトランジスタの特性を

変えてしまう従来の強誘電体の形成技術では700(Ｃ以上の温度が必要であったがトラン

ジスタの特性を変えないためには600以下で成膜することが肝要である(2)に関しては

論理演算回路内のトランジスタではメモリ中のトランジスタとは異なりクロック毎に動作する

可能性があるつまり論理演算回路のトランジスタは使用される回数が多いメモリでの書

換え回数保障は1012回程度であるが論理演算回路では1015回を保障する必要がある疲

労特性に関しては中村らがlr系の電極を用いＰＺＴ強誘電体中のPbが強誘電体から拡散

により出ていくのを防ぐことで大幅に改善できることを示している[2]Pbの拡散は成膜温

度を下げることができれば少なくできるつまり成膜温度を低くすることは疲労特性を改善

することにつながる

　したがって次節では論理演算回路に適用するために必要で強誘電体の疲労特性を

改善する効果が期待される強誘電体薄膜の成膜温度低減を目標とする

80

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体ｵ料

511強誘電体の低温形成

　強誘電体の結晶化等の熱処理を行う場合通常空気雰囲気や酸素雰囲気など酸素が

多く存在する雰囲気で行われることが多いこれは第３章で示したようによく使用される強

誘電体がPbやBiなどの還元しやすい元素を含むので還元による特性劣化を生じないよう

にするためである

　しかしながら低温で結晶化を行うためには結晶化前のＰＺＴ中で構成元素の拡散を促

進する必要がある構成元素の拡散を促す方法として膜中に意図的に欠陥を多く導入す

ることが考えられる導入する欠陥元素には酸素を選んだこれは構成元素のうちで気体で

ある酸素であれば結晶化後に残った欠陥をあとで補充することができるのではないかと考

えたからである酸素欠陥を導入する手法として結晶化時の雰囲気を減圧酸素雰囲気に

することとした

　減圧酸素雰囲気アニールの効果を確認するため結晶化ＲＴＡの雰囲気が常圧酸素

760Torrの場合と減圧である酸素50TorrについてＰＺＴ強誘電体薄膜のヒステリシス特性

の結晶化温度依存性を示す成膜はソルゲル法により行った[3]図51に示すように常圧

酸素雰囲気で結晶化を行った場合は結晶化温度が下がるにつれ残留分極値が減少する

ことが確認できる一方減圧酸素雰囲気での結晶化では図52のように650degCでも725

と同様の強誘電体ヒステリシス特性を示すＸ線回折パターンを図53図54に示す

725degCの結晶化温度ではＰＺＴは下部電極であるPt(lll)の影響を受け(Ill)優先配向

になっている常圧酸素結晶化では結晶化温度を700以下にすると急激にＰＺＴ(111)

からの回折ピークが減少し結晶化が不十分であることが分かる減圧酸素雰囲気では

ＰＺＴの結品性は650(Ｃまで変化が見られない

８１

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

4 0　

2 0　O　J　心

（　Ｌｕｏ０　ｒｆ）Ｕ０ｌ＾Ｂ２ＵＢ|０ｃ＾

Pt

０2

IrO Electrode

760 Torr

not25degＣ

n00degＣ

hellip675degＣ

-5 　　0

ｖoltａｇｅ（Ｖ）

５

図51常圧酸素760Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　シス特性の温度依存性

40　20

こ」ｏλ）ご

０　　　　０　　　　０

　　　　　　ｎ乙　　　　４

　　　　　　　一　　　　　一

　ＵＯｉｑＢＺＵＢ|〇ｌ

PtIrO 2 ElectrodeＯ２５０Torr

-5 　　　0

ｖoltａｇｅ（Ｖ）

５

図52減圧酸素50Torr雰囲気で結晶化したＰＺＴ強誘電体のヒステリ

　　　　　　　　　　シス特性の温度依存性

82

(　ｓｎｕｎ　ｑｊＢ　）　　Ａｔ＾jｓｕＱ^

ノヘ

やミ

20　　30２θ

　Ｑコ）だ

１１一

（ＩＵ）１ＮＩ

論理演算回路に適したＰＺＴ系強誘電体材料

40

（dｅg

50

）

60

図53常圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

（ｊ乍５（１）　ＡｑｊＳＵ９＾ＵＴ

へ

１＝

　（ｌｕｎｄ

（二こに［Ｎｄ

PZTPtIrO2

畳　

９　　　　５Ｕ　Ｅ

ｊ　レ

　sect　RTA　sect02 50 Torrし1　　

725degc

ｊ　Ａし

675degc

　　　　　　　　　リ　　　　　　　　　

６００degｃ

１　　　１　　　　　１　　　　　１　　　

20 30　　40　　50

　　2θ　（deg）

60

図54減圧酸素雰囲気で結晶化したＰＺＴ強誘電体のＸ線回折

83

第５Ｇ　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　図55に結晶化ア二－ル後の強誘電体薄膜の光学顕微鏡による表面モフォロジー観

察結果を示す760Torr酸素雰囲気での結晶化アニールでは600(Ｃではペロプスガイド構

造の結晶化は全く生じず膜も非常に滑らかで強誘電性ヒステリシスも全く示さない 650degC

では一部結晶化か始まり直径数ミクロン程度のロゼッタと呼ばれる結品粒の集まりが部分

的に生じているが結晶化していない部分も多く見受けられる 700では全面ペロプスガイ

ド構造が得られ微細で緻密な多結晶膜が得られている一方でlTorrの減圧酸素結晶化

では600degＣ以上のアニールで全面微細で緻密な多結晶膜が得られていることが分かる

　図56に様々な温度と酸素圧力で結晶化アニールを行った際のＰＺＴ表面モフォロジー

をまとめたものを示す図中膜全面が微細で緻密な多結晶膜が得られている場合をで表

しそれ以外の場合をtimesで表している酸素圧力を下げることによる結晶化温度の低減効

果を確認することができるまた図中には常圧で窒素と酸素の混合雰囲気を作りその酸

素分圧を制御した場合のモフォロジーも示しているこれより酸素分圧を制御した場合も

減圧酸素雰囲気と同様の傾向を示していることが分かるこれは結晶化雰囲気の酸素分圧

が結晶化に影響を与えるパラメータであることを示しているまたＩ Ｔｏrr以下の酸素分圧

にて結晶化を行った場合にはＰＺＴ自体や下部電極に使用しているIrO2が還元し膜はが

れが起こるため安定に薄膜作製することができなかった

『』』ｏト）

9ｊｎｓｓ９ＪＨ　Ｕ８ＳＡtimes

760

１

times

600０Ｃ

結晶化せず

Annealing Temperature (ｏＣ)

650degＣ

図55 PZT薄膜の表面モッオロジー-

8darr

700degＣ

｜　｜10mm

　　　1

0

コＳＳ９Ｊｄ　Ｕ９３ＡＸ０

１

600

論理演算回路に適したＰＺＴ系強誘電体材

気圧

RＴＡ60ｓ

０times減圧酸素

times窒素希釈

　　　　650　　　　700

Annealing Temperature （ｏＣ）

750

図56 PZT薄膜の表面モフォロジー(まとめ)

　減酸素分圧雰囲気にてＰＺＴ薄膜の結晶化を行うことで薄膜の結晶化温度が低減できる

ことが確認できた次に結晶化温度の低減が疲労特性に与える影響を調べる一つは大

気圧(760Torr)酸素雰囲気で725degCもう一方はN2希釈した酸素分圧lOTorrの雰囲気(全

圧は大気圧)で625degCの条件で結晶化アニールを行ったものである図57にこの２試料の

疲労特性を示す測定はplusmn5Vの矩形波により行った 725degCの酸素雰囲気で結晶化ＰＺＴ膜

が106以上の回数でスイッチング電荷量が減少し疲労特性を示しているのに対し625degCの

減酸素分圧で結晶化した薄膜は1010回でも疲労特性が見られない

85

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

０　０　０　　０　０　０

５　　４　　３　　２　　１

（＾ｌｕｏｏｔＩ）　ａＳＪＢＬｊＯ　ＳｕＬｊｏＨＭ９

10０

１０２ １０４ 106　　108　　1010

Switching Cycles

図57　6lsquo25degCで形成したＰＺＴ薄膜の疲労特性

　次になぜ減圧酸素雰囲気で結晶化すると結晶化温度が下がるのかを考察する PZT

の構成金属元素の融点を表5-1に示す３つの構成金属元素のうちPbが最も融点が小さ

いPbは低融点であるため同じ温度で比較すると拡散係数が大きく焼結助剤といわれ金

属酸化物の結晶化温度を低減する効果が知られている一方図58にPbとPbOの蒸気圧

を示すようにPbが酸化したPbOは比較的安定な物質で酸化したPbOの状態では拡散係

数が小さく焼結助斉りとしての性能も弱いと予想される

　まとめると減分圧酸素結晶化アニールによりＰＺＴ薄膜の結晶化温度を100(Ｃ下げること

ができ1010回のスイッチング後も疲労特性を示さないＰＺＴキャパシタを作製することに成功

した

表5-I PZT構成金属元素の融点

元素 融点[(C]

Pb 3275

Zr 1852

Ti 1675

86

102

０100O0　

1111

（ヒ〇ト）

8ＪｎＳＳ９ＪＨ　ＪＯｄＢＡ

10

10

10

10

10

10

10

10

in

CＯ

-7

-8

-9

-1

－１０

‐０１

1000

論理演算回路に適したＰＺＴ系強誘電休材料

2000

Temperature (　ｏＣ）

図58 PbとPbOの蒸気圧曲線

3000

512低電圧動作強誘電体の作製

二二では強誘電体の論理演算回路応用に重要な強誘電体の動作電圧の低減を行う減

酸素分圧アニールにより結晶化温度が低くなり疲労特性が改善されたが動作電圧に関して

は図51と図52のヒステリシスループの形状に差が無いことから改善効果が無い二とが

分かる

結晶粒 隙間

|－－』

500 nm

5り結品化後力ＰＺＴ薄膜表面七ノリビ≒rarrハSlM傀

８フ

上部電極

　PZT

下部電極

(ａ)

L_Ｊ

100 nm

Ｌ-Ｊ

5 nm

　　　　　　　　　　　　　(b)

図510 PZT薄膜の断面ＴＥＭ像低倍率(b)白丸部分拡大図

　図59に結晶化後のＰＺＴ薄膜表面モフォロジーのＳＥＭによる鳥かん像を示す直径が数

百ｎｍから吊ｍ程度の結品粒とそれらの隙間２種類の部分で構成されていることが分かる

図510に断面ＴＥＭ像を示す上部電極としてIrO2をスパッタにより堆積した後イオンミリン

ダによりＴＥＭ観察用の試料を作成した図510(a)に示すように2つのペロプスガイド相結

品位の間ごく表面のみ異相が存在レ表面モフ才ロジーの隙間部分を形成している二とが

分かる図510(b)に二の部分を拡犬した高分解能ＴＥＭ像を示す二の異相は数ｎｍの微

結晶からなり強誘電性を示さないバイロクロア相と考えられるパイロクロア相は強誘電性

を示すベロブスカ引寸目より低温で形成される相であるが-J費形成されると容易にはペロブ

スカイけ圃二変化しない二と仁肝告され二乱ヽる二心ハイトレトう竹訃土ペロブスカイけ副二比べて

詰電率が低いので牟cap章二九愉しｼjTこギャバン先ノゾ(列接続ソ汗強誘電性ベロブスケ訃

　　　　　　　　　　　　　　　　　　　－88 －

　　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

ＰＺＴに印加される電圧が減少するしたがってこのような相が存在すると強誘電体キャパ

シタの動作電圧が上昇してしまうと考えられるよってこのＰＺＴ薄膜にできる表面異相をなく

すことを目標とする

　パイロクロア相はPbと酸素が不定比で存在すると言われており酸素欠損やPbが化学量

論組成からずれることで生じやすくなる結晶化アニール中の薄膜の表面からはPbが蒸発

することが考えられるのでこの蒸発を抑え組成ずれをなくすために上部電極を堆積した後

にＰＺＴ薄膜の結晶化アニールを行うプロセスを検討した

　上部電極を堆積した後に結晶化アニールを行ったところ上部電極が剥離するという現

象が見られた図511にＰＺＴソルゲル溶液のTG(Thermogravimetric)曲線を示すこれより

400cCで行っている仮焼成では炭素や水素の脱離が完全ではなく結晶化の際に膜から発

生するガスのために上部電極が剥がれていると思われるそこで上部電極を堆積する前に

膜から未反応ガスを抜くためのＲＴＡ処理を追加することにした温度は結晶化が起こらな

い温度範囲でできるだけ効果の大きい商い温度に設定するということで550degCに決定した

上部電極を堆積後結晶化アニールを行うこの新プロセスを２段階アニール法と呼ぶことと

する

　図512と図513にそれぞれ従来プロセスと新プロセスのプロセスフローとＰＺＴ結晶化模

式図を示す２段階アニール法で作製したＰＺＴ薄膜の断面ＴＥＭ像を図514に示す従来

プロセスで100nm程度あったＰＺＴ結品粒界の異相は10nmに減少していることが確認でた

このときのヒステリシス特性を図515に示す測定電圧はIVから5VまでIV刻みで測定し

た２段階アニールプロセスを採用することでヒステリシス特性の矩形性が向上し特に2V

や3V印加時の残留分極値が増大していることが分かるこれは誘電率の低い面積が減少し

強誘電性ＰＺＴに有効に電圧がかかるようになったためと考えられる PZT のスピンコート回数

を４回から３回に減らし膜厚を300nmから230nmに薄膜化したＰＺＴについて２段階アニ

ール法を適用したＰＺＴ膜のヒステリシス特性と飽和特性と呼ばれる残留分極の印加電圧依

存性を図516に示す図より2Vの印加電圧で残留分極几はほぼ飽和しており従来5V

の印加電圧が必要であった強誘電体薄膜を3Vの電源電圧で十分に駆動することができる

ことを表しているこのことは低電圧化の進む論理演算回路に強誘電体を適用するのに重要

な条件を解決したと言える

8り

５章ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

(０８Ｓｑｄｄｙｖ）　ｕojｑni〇Ａ８　１０　Ｑ＾Ｂ｝＾

200 400　　　　600　　　　800

Temperａtｕrｅ(ｏＣ)

図511ソルゲルＰＺＴ膜のTG(Thermogravimetric)曲線

上部電極

　形成

and　上部電極一一｀- －　-

　PZT

≫r ^

下部電極

図512従来プロセスとＰＺＴ結晶化複式図

り０

1000

匯］

上部電極

　形成

　結晶化

減02分圧RTA

625degC

1畠理演算川路に滴し」）ＺＴ系強誘電休材料not-====not=-=一=--=====-==　　　　　－

　CO

ホ　　２Ｈ２０

　　ホ

上部電極

PZT

下部電極

図513新プロセスとＰＺＴ結晶化模式図

上部電極

　PZT

下部電極Ｌ－Ｊ

１００ nm

図514 2段階ア二－ル法で作製したＰＺＴ薄膜の断面ＴＥＭ像

り

2　3　4

Voltage (V)

５

り7

　　　　(ａ)ヒステリシス特性　　　　　　　　　　　　　(b)飽和特性

図516 2段階アニール法を用いた230nm膜厚ＰＺＴの強誘電特性

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

40

　　2

0

（

ｉｉＪＯＯＴｉ）

０　　　　０

　　　　　ＰＪ

ＵＯＵＢＺＵＢIＯｄ

-40

－な300nm

　　　　　　　　　皿

①

ﾀﾞﾆ

ノﾄﾞ｀

－　　　　　　　　　－

　　ｌ　　

-200 　-100　　0

Electric　Field

　100

（kｖｃｍ）

従来プロセス

200

40

　０　　　０　　　０

　２　　　　　　　ＣＭ

（ｉｕｏｏｎ）　ｕoi＾ｅｚｕｅiｏＨ

-40

　　　lsquo　　｜　　゛

－な300nm　　一

一　　　　　　　　　－

ニ

ゾ

　　　　ｌ　　ｌ　　ｌ

－　　　　　　　　　　－

ﾌﾞ

ﾆ

プ

　１　　

仁rsquo　

＿

一　　　　　　　　　一

　　１　　

-200 　-100

Electric

　0

Field

　100

（kｖｃｍ）

200

(b)2段階アニールプロセス

図515ヒステリシス特性(IVから5V印加IV刻みで測定)

（ＬＵＯｏｒl）　ｕｏｉＢＺＵＢ|ＯｃＪ

-200 －100　0

　　Electric Field

　　100　　200

（kｖｃｍ）

０　　　０

５　　　４

　30

（ＩＱへｏ

ぶ20

Qさ

α|

　　10

０

０１

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

513疲労特性試験の加速方法の検討

　511ではＰＺＴ形成温度を低温化することで疲労特性を大幅に改善することができ1010

回でも疲労特性が見られないことを示したこれまで疲労特性の測定には500 kHz の矩形波

を印加していたがこの周波数では1012回のスイッチングテストを行うのにおよそ23日費やす

ため現実的な比較評価をするのが困難である

　よって疲労特性測定の周波数を上げより短時間で多回数スイッチングのデータを取るよ

うに評価系を改良すると共に疲労特性の温度依存性や電圧依存性を調査し外挿すること

で強誘電体キャパシタの長期の疲労特性を類推することとする

　図517に従来の評価系図518に新しく構成した評価系を示す従来のものはソーヤ

タワー回路を用いたもので容量結合を利用した評価装置であるそのため被測定キャパ

シクの静電容量は配線に使う同軸ケーブルの容量よりも十分に大きくなければならないこの

大きな容量とインピーダンスのマッチングが取れていないことにより高速動作が難しい

　新しく構成した評価系は抵抗負荷型の系でキャパシタに印加する電圧を掃引した際の電

流を測定するその電流波形を計算器で積分することで電荷と電圧の関係を得るこうするこ

とで被測定サンプルの静電容量も小さくすることがでるサイズ印m2で約lpF程度の静電

容量をもつ小さな強誘電体キャパシタを用いて測定することとしたさらにインピーダンスの

不整合をなくす工夫をし図518(b)に示すようにlOMHzまで十分に電圧が印加できてい

ることを確認した

50Ω

500kHz

Z=50Q3

Coaxial cable

Z=50Ω

被測定キャパシタ

　　～lOOpF

93

3

Ｓ

１１

　オシロ

　スコープ

Trig

IMΩ

Z＝50Ω

3 Miss match

図517従来の疲労特性評価回路

５章ＰＺＴ強誘電体を用いた論理演－回路の提案と作製

フアンクション

ジェネレータ　i　　ｚ=50Ω

10MHz

(ａ)新評価系

オシロ

(Ａ）　ｅ３ｅ|０Ａ

(b)印加電圧の測定

図518新しい疲労特性評価系と印加電圧波形の測定

(ｎｓ)

　図519に２段階アニール法により作製したＰＺＴ薄膜の疲労特性を示す電源電圧は論

理演算回路適用を考え3Vとした 1013回のスイッチングを起こしても疲労が生じていないこと

が分かるこの1013回の疲労特性の測定は強誘電体キャパシタの特性を直接測定したもの

としては世界最高水準でこの回数においても疲労特性を示さない膜は初めてである

（＾ｌｕｏｑｔＩ）　ｑＳｊｂｌｉｑ　ＳｕＬ|ｏＨＭ３

０　　０

ＣＯ

lO

０　　０　　０　　０

４　　　ＣＯ

ltＮ

-I―

０

100 101 102 103 104 105 106 107 108 109 1010101110121013

　　　　　　Cycles

図519 2段階結晶化法を用いて作製した強誘電体の疲労特性

　次にさらに長いサイクルの疲労特性を評価するために疲労特性の温度や印加電圧依

存性を測定し加速試験が可能であるかを検討した

０ ４

　　　　　　　　　　　　　　　　　　　　　　　論理演算回路に適したＰＺＴ系強誘電体材料

　まず疲労特性の温度依存性を測定したスイッチング電荷が初期の値の半分になったと

きの回数を疲労寿命と定義する図520に疲労寿命の温度依存性を示す温度が150degC以

下の場合活性化エネルギー馬は約026eVで150以上で10~14eVとなり150degC付近で

モードが変わっていることが分かるこのことから使用温度から150degCまでは加速試験を行う

ことが可能であるが活性化耳ネルギーが026eVと小さいために加速係数が小さく効果的

な加速試験を温度加速で行うことは難しい次に図521に疲労特性の電圧依存性の例を

示す疲労パルス電圧を変えると疲労寿命が大きく変化することが示されたこれらの結果を

基に２種類の製法によるＰＺＴ膜に関して疲労寿命を測定しプロットしたものを図522に示

す1つは２段階アニール法もう1つは従来のＰＺＴ膜である２サンプルともべき関数でよ

くフィッティングできるつまり疲労寿命をｒ定数をａとすると7＝＝Ｆ(lと表されａは２サンプ

ルともほぼ10であるこのことを利用し外挿すると使用温度85電源電圧3Vで2times1015

回の寿命が得られると考えられるこれにより強誘電体キャパシタで大きな課題であった疲

労特性をＰＺＴ作プロセスを最適化することで書換え制限のない強誘電体を作製すること

ができた

20

　　１８

９

－ｇ

０ １６

　　1

4

の｀コ）こＩ

12

250 200　150

２

T(゜Ｃ)

85

25

1T(Kぺ)

RT

３ 35

図520疲労寿命(Life Cycle)の温度依存性

０ ５

第５章ＰＺＴ強誘電体を用いた論理演　回路の提案と乍製

１　　　８　　　６　　　４　　　２　　　０

　　　　　　０　　　０　　　０　　　０

　　　　　　ＭＳｎ　ｐＳＺJIＢＵＪＪＯＺ

の一〇

rsquo０

ぶコ

１

11111111111

01

01

01　Id01　びび

ＶＶＶＶ

ＣＯ　rsquoＳ-　m　００

０

一 一 一 一 －

50 Qsw

1 00 1 01 1 02 1 03 1 04 1 05 1 06 1 07 1 08 1 09 1 0101 011

　　　　　　Cycles

３

図521疲労特性の疲労パルス電圧依存性

４ 　　5

Voltage (V)

６ ７

図522疲労寿命のべき関数プロット

り6

８

｀－Ｊ

１

2段階アニール

PZT

　α～10

従来PZT

　α～10

　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路の不揮発ヒ

52強誘電体を用いた論理演算回路の不揮発化

　本節では初めに論理演算回路の不揮発化がLSIに与える利点を述べる次に論理

演算回路の不揮発化を実現するための根幹となる基本回路である不揮発性ラッチ回路を提

案する続いて提案する不揮発性ラッチ回路をLSI上に作製し評価を行った最後に不

揮発性ラッチ回路がLSIのスケーリング則に沿って微細化を進めていくことが可能かどうか

を議論する

521不揮発性ラッチの提案

　携帯電話やノートパソコンなどのモバイル機器は近年急速に発展しているモバイル機

器の重要な性能の一つに連続使用時間がありそれを伸ばすためにLSIのさらなる低消費

電力化が要求されている携帯電話やノートパソコンなどはあるイベント(通話や人間がキ

ータッチする等)が発生しているとき以外はほとんど情報処理がなくその時間も長いその

ためスタンバイ(待機)電力を小さくする方法が有効になる

　一般にLSIの消費電力を低減する目的で電源電圧の低電圧化が行われるが動作速度

を劣化させないためにはしきい値電圧も同時に下げる必要がありトランジスタのオフ電流を

増大させスタンバイ電力の増加を招く

　スタンバイ電力の低減法としていくつかの方式が提案されている１つは

MT(MuItiple-threshold)-CMOS[4][5]で２種類のしきい値のトランジスタを用意し高いしき

い値のトランジスタでリーグ電流を遮断する方法であるこれはスタンバイ時に使用しない

LSIブロックヘの電源供給を止める方法であるが低しきい値部分のラッチに蓄えられていた

データがスタンバイ中に消えてしまうためバルーンラッチ[4]と呼ばれる回路を付け足す工夫

などが考えられているもう一つはVT(Variable-threshold)-CMOS[6]で基板バイアスを制

御することでトランジスタのしきい値を変化させる方法であるがトリプルウェル構造と基板電

位を制御するための回路が必要となる

　また高性能化のためのゲート絶縁膜の薄膜化はこれまで無視することができたゲート絶

縁膜のリーグ電流を急激に上昇させることになった ITRSrinternational Technology

Roadmap for Semiconductors)ロードマップによると低スタンバイ電力(LSTP Low Standby

Power)デバイスは2005年ゲート絶縁膜リーグ電流がトランジスタのソーストレイン間のオ

フ電流と同程度にまで増大しゲート絶縁膜に高誘電体材料を導入する必要があるとしてい

る前述のＭＴ-ＣＭＯＳ技術はスタンバイ中の回路には電源供給しない方法であるのでゲー

トに電圧が印加される時間と面積を減らすことができゲート起因の消費電力増大を低減で

きると考える

Ｏ フ

　５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

　本節で提案する方法はＭＴ-ＣＭＯＳをベースにしたものでラッチやフリップフロップに不

揮発性を持たせることを特徴としている図523に不揮発性ラッチを用いたＭＴ-ＣＭＯＳの構

成を示すラッチされたデータは回路への電源供給が停止している期間強誘電体の分極

として保存されており電源供給が回復した際に強誘電体からラッチ回路に読み出される

具体的には図524に示すように組合せ論理演算回路を動作させるときはスリープ信号

(SLP)をＬｏｗ状態にし電源スイッチトランジスタ(Msw)を導通状態にするすると仮想電源

線電圧(Fvdd)は電源線電圧iVnu)と等しくなり各回路に電力を供給することができる一方

SLPをHigh状態にしＭを遮断状態にするとＦＶへの電源供給は停止し各回路の動

作も停止するその際ラッチ回路が通常の揮発性のものであれば組合せ論理演算回路で

演算した結果が消滅してしまうがラッチが不揮発性であれば演算結果を電源供給なしに

つまり低消費電力で保持することが可能となるこの電源遮断と電源供給は1mSや1μS程

度の短い周期で行うことを想定しておりこまめに頻繁に電源供給を停止することで低消費

電力化を実現する図525に書換え頻度をパラメータとし使用年数と書換え回数を計算し

たものを示す1μs程度の不揮発性ラッチヘの書換え周期を想定した場合EEPROM等の

不揮発性メモリは書換え耐性が106回程度なので利用することができない強誘電体の不

揮発性を利用することで頻繁な電源の供給遮断が可能になることが分かるよって強誘

電体を用いてラッチを不揮発にすることとするまたこのラッチの不揮発データ保持期間と

してはメモリのような10年という期間を期待するものではないこれはあまり電源の供給遮

断の周期が長いつまり不揮発性ラッチヘのデータの書換え頻度が少ない状況では電源

をこまめに切ることによる低消費電力化手法の効果が少なくなるのは自明だからであるここ

では不揮発性ラッチのデータ保持期間の目標値としてＥＥＰＲＯＭ等の代替素子が存在す

る１時間を目標とする

　図526に強誘電体キャパシタを用いた不揮発ラッチ回路を示すこの回路は通常の論

理演算回路で使用するラッチ回路に２つの強誘電体キャパシタ(CIとC2)とプレート線(PL)を

追加したものであるプレート線は強誘電体への不揮発データ書き込み(ＳＴＯＲＥ)不揮発

データ読み出し(ＲＥＣＡＬＬ)の制御に利用される強誘電体キャパシクをLSIに作りこむには

３枚の追加マスクが必要であるがSTC(Stacked Type Capacitor)構造を利用すると面積増

加なしに不揮発性をLSIに付与することができる[7]

　電源が供給されているアクティブ状態では通常のラッチと同じくデータはインバークルー

プで保持されている電源供給を止める前にあるいは電源電圧低下を検知してラッチされ

ているデータを強誘電体キャパシクに移す(ＳＴＯＲＥ)次に電源供給を開始する前に強誘

電体キャパシタのデータをインバータループに復帰して電源を入れる(ＲＥＡＬＬ)

り8

Msm(高しきい値)

　　　晦丿

組合せ論理回路

(低しきい値)

ﾚ2)

強誘電体を用いた論理演算回路の不揮発ヒ

図523不揮発性ラッチを用いたMT(Multiple-threshold)-CMOS構成

　　Ｍ導通

SLP=Lowﾑ≧こi

ﾚ2

)

(ａ)動作(アクティブ)状態

　Ｍｓ遮断

SLP＝High

詣

K)

(b)待機(スタンバイ)状態

図524 MT-ＣＭＯＳ回路の動作

90

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

（回）姫回収部帥

11111111111111

書換え頻度

２ ４　　　６

使用年数

　８

(年)

10

図525書換え頻度と必要な書換え回数の関係

-

12

図526強誘電体キャパシタを用いた不揮発性ラッチ回路

PZT

(～1015)

FeRAM

(～1012)

EEPROM

(～106)

　強誘電体のヒステリシス特性を図527に示すヒステリシス特性の縦軸の次元は単位面積

あたりの電荷であり横軸の次元は電圧であるため図中の傾きは単位面積あたりの容量と

等価である強誘電体は印加電圧が零のときに２つの安定な状態を取りその後電圧印加し

た際に異なった静電容量のキャパシタとして振舞う強誘電体分極が反転する際の反転

(Swiching)容量は分極が反転しない非反転(Non-switching)容量より大きな値を示す

－100 －

（

Ｊ

ｏｏ芯）ＵＯＩ＾ＢＺＵＢIＯＨ

強誘電体を用いた論理演rsquo回路の不剛

-3-2-10 1 2 3

　　Voltage (V)

図527強誘電体のヒステリシス特性

　図528にＳＴＯＲＥ動作のタイミングチャートを示す図中強誘電体キャパシタCIC2に印

加されている電圧は強誘電体ヒステリシスループ上の動作点(黒丸)として表しているアク

ティブ状態ではプレート線はＶＤＤかＧＮＤレベルに固定されるこれにより強誘電体の不

必要な分極反転を防ぐことができるプレート線の状態を変化させるすなわちHighから

ＬｏｗもしくはＬｏｗからHighに変化させると２つの強誘電体は相補的に分極されるその

後電源をオフにする図529にＲＥＣＡＬＬ動作のタイミングチャートを示す[回路に電源供給

を開始する前にプレート線のみをＶＤＤレベルまで駆動する強誘電体の分極の向きに応じ

　　　　　　ー－てＱおよびＱ(は負論理を示す)の電位は異なったレベルまで上昇する具体的にはプ

レｰﾄ線に電圧を印加することで一方の強誘電体のみが分極反転を起こしその強誘電体

キャパシタにの例ではCI)に接続されているノード(この例ではQ)の電圧がもう一方のノード

　　　　　　ーにの例ではＱ)より高くなるこの状態で電源供給を開始しインバータループによる電位

差の増幅を行うことで以前の状態を復元することができる

１０１

５章ＰＺＴ強誘電体を用いた論理演゛回路の提案と作製

VVDD

Ｄ

Ｑ

c

一Ｑ　０2

‐Ｉ‐Ｉ

了111111参‐ＩＩ

ゴPL　　　Ｉ

　　匹CLK　　Pas4

radic

ゴＩ１‐－

ヅ

ク

ご

ULK　トａｓ　　Hold　　i

　　　　　i　　i　i　　l

　　　(i) I(ii) I(iii)i (iv) I (v)

時間　　　ｉ　ｉ　ｌ　四

図528 ＳＴＯＲＥ動作のタイミングチャート

102

VVDD

Ｄ

Ｑ

c

-Ｑ

C2

PL

CLK

時間

ゆＩＩＩＩＩ

強誘電体を用いた論理演算回路の不即発ヒ

心　　　Ｉ　　　　　　　Ｉ　　　　　　　　　　　　　Ｉ　　　　　　　１丿町丿

ｌ‐ゆＩｌ

　　　　　　　　　　　　１　　　　　　　１　　　　　　　　　　　　　　　　　　　ごradicノ

（i）　l　(ii)　｜　　(iii)

図529 ＲＥＣＡＬＬ動作のクイミングチャート

522不揮発ﾄ生ラッチ回路の作製と評価

　提案する不揮発性ラッチ回路の動作検証と性能評価を行うためLSIプロセスを用いて試

作を行った 06μｍルールCMOS ＬＳＩプロセスを用いてトランジスタを形成したのちＰＺＴ強

誘電体キャパシタを形成し提案回路を作製した図530に試作した強誘電体不揮発性ラ

ッチのレイアウト図と光学顕微鏡写真を示す表5-2に回路パラメータを示す標準のFET

のゲート長(句ゲート幅(吻はｎチャネルＦＥＴでLIW=0618μｍpチャネルＦＥＴで

L7W＝0623μｍである強誘電体キャパシタ面積は27μm2(165μmXl65μｍ)である

　図531に不揮発性ラッチの測定系を示す出力Ｑは同一チップ上に作製された出力バ

ッツァを介してチップ外に出力されている出力バッファの駆動能力は標準FETの５倍で

Ｑの負荷とし（はファンアウト２に相当するUIリバ皮形はデジタルオシロスコープ

　　　　　　　　　　　　　　　　　　　－103 －

第５φと　ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

(HP54510B)で測定する入力はチップの電源ＶＶＤＤデークＤクロックＣＬＫプレート線

PLの４つでそれぞれデジタル信号発生器(HP8175)を使い波形を入力している

Ｄ

CLK

PL

VVDD

vss

強誘電体キャパシタ(２ヶ)

（ａ）レイアウト図

Ｌ　Ｉ

Ｐ－Ｈ

VVDD

こｰvss

　　　　　　　　　　　｜　　レ　　　　｜

強誘電体キャパシタ　10μrdquo1

（b）光学顕微鏡写真

図530試作不揮発性ラッチ回路

表5-2試作不揮発性ラッチ回路の回路パラメーク

項目 記号 値

電源電圧 陥O ３Ｖ

トランジスタサイズ n-MOS IJW 0618μm

p-MOS pound『 0623μm

しきい値電圧 n-MOS ら 068 V

p-MOS ら 078 V

強誘電体面積 ﾀﾞF ２７μｍ２

目川

信号

発生器

強誘電体を用いた論理演算回路の不卯-　ヒ

VＶＤＤ一--------－----

図531不揮発性ラッチの測定系

　図532に不揮発性ラッチの理想タイミングチャートを図533に不揮発性ラッチの測定波

形をそれぞれ示す電源供給(ＶＶＤＤ＝Ｈｉｇｈ)後にラッチの動作確認を行いプレート線

(PL)にパルスを入れてＤの状態を強誘電体に書き込む電源を切り(ＶＶＤＤ＝Ｌｏｗ)所定の

時間放置し再び電源を供給する電源を供給する前にプレート線をHighレベルまで駆動

し強誘電体の分極を読み出しておくことでデータが再現する(ＲＥＣＡＬＬ)データの再現が

電荷蓄積(ダイナミック動作)によるものではなく強誘電体によるものであることを確認するた

めに不揮発性データ保持期間に150degC15時間の加熱処理を行ったこの処理により動的

な電荷の影響を無くすことができるまたこの熱処理条件は強誘電体分極が減少する温度

加速係数[8]を考慮すると常温で約６年に相当するこの不揮発データ保持試験を全10チ

ップ(High記憶５チップLoｗ記憶５チップ)について行った結果すべてのチップでデータ

が再現できることを確認した

　図534にＲＥＣＡＬＬ動作のPSPICEシミュレーション波形を示す強誘電体モデルとして

ヒステリシス特性を１次近似したものを用いた分極反転時は430 fF非反転時は110 fFの

線形容量としてモデル化したまた電力遮断用のトランジスタとプレート線ドライブトランジス

タの駆動能力はそれぞれ100倍および10倍としＶＶＤＤ線の容量は10 pF とした

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　一　電源が供給されたときつまりｖｖＤＤがHighに変化するときのＱとＱの電位差を信号余

裕(ん)とするこの値が大きいほどデータ復帰を安定に行うことができる本研究で作製し

た不揮発性ラッチでは信号余裕は1V以上とトランジスタのしきい値以上あるため確実に

データの再現ができているものと考える

１旧

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

ON

STORE PrimeＨPrime

一一一一STORE PrimeLPrime

　ON

VVDD

　CLK

　　D

Ｒ　Ｑ

olｊ

トｊ

ト ｄ

01 F

１

ＱＦＦ

ト Ｆ ａＳ Ｆ ａ Ｓ

rarr

　Time

図532不揮発性ラッチの理想タイミングチャート

不揮発データ保持

(150degC15hrs)　￥一心

Time (μｓ)

図533不揮発性ラッチの測定波形

)６

４

３

　　　　　ＣＭ

Ｔ-

（ン）９３ｂＨｏａ

０

０

強誘電体を用いた論理演算回路の不揮発ヒ

5

Ｔｉｍｅ（ｎｓ）

10

図534 ＲＥＣＡＬＬ動作のPSPICEシミュレーション

　作製したラッチの速度性能を評価する目的でセットアップ時間を測定した図535に示

すようにデータ(Ｄ)の変化からクロック(ＣＬＫ)の立下りまでの時間を変えていきデータを正

確に取り込める最小の時間差をラッチのセットアップ時間と定義した[叉1 536に試作したラッ

チのセットアップ時間のプレート線(PL)電位依存性を示すセットアップ時間はプレート線電

位が中間点(陥d2)のとき最も大きくつまり動作速度が遅くなっている強誘電体の抗電

圧が約08 Vであり電源電圧の半分(陥d2=15 V)より小さいためデータ(Ｄ)の状態が変化

するたびに強誘電体の分極反転が起こり等価的に負荷容量が大きくなるためにスピードが

劣化していると思われるスピード劣化を最小限にするためにはプレート線はＶＤＤおよび

ＧＮＤレベルに固定されるべきであるまた強誘電体キャパシタがない通常のラッチのセット

アップ時間は06nsでありプレート線をＶＤＤおよびＧＮＤに固定した場合のセットアップ時

間は07nsであるので強誘電体を負荷したことによる速度劣化は最小限に抑えることができ

た

107

第５章ＰＺＴ強誘電体を用いた論理演一回路の提　と作製

３

(ｓｕ）　８ＬＵｊ＾　ｄｎｑ８５

０

Ｃ

（）ＺＱ

１‐‐‐

０

D

　　　　　　　　　　　

　　　　　　　　　ｊ jlt- Setup time

図535セットアップ時間

　1　　2

PL Voltage (Ｖ)

（）【】ン

‐‐１１

３

通常ラッチ(Ferroなし)の

　　セットアップ時間

図536セットアップ時間のプレート線(PL)電位依存性

523不揮発性ラッチのスケーリング

　ここでは提案した不揮発性ラッチがLSIのスケーリング則にそって縮小していけるかを考

察する初めに動作電圧に関しては木島らが05Vの電圧で動作する薄膜の開発に成功

している[9]したがって動作余裕を考えてもIV程度の電源電圧で強誘電体を用いた回路

を利用することは可能である

　表5-3に回路定数のスケーリングを示す表中の上から３行世代(Generation)電源電

圧(ノlm)オン電流(な)はITRSロードマップから引用したものである卜01これに沿って強

　　　　　　　　　　　　　　　　　　　－|0 8－

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

誘電体のパラメータを決定しスケーリングが可能かを計算したまず強誘電体キャパシタ

サイズを8戸(Ｆは最小加工寸法世代に相当)と仮定したつまり世代が進み微細化しても

LSI上の回路は面積方向には相似形を保つ次に強誘電体の膜厚を電源電圧んｏに比

例して薄くすると仮定している強誘電体にかかる電界は一定で強誘電体から発生する分

極量は一定であるこのとき強誘電体キャパシタの面積は１世代ごとに05倍膜厚は08

倍となるので強誘電体の容量は１世代ごとに0625倍(=0508)となる世代ごとの倍数をス

ケーリングファクタという強誘電体容量を駆動するのに必要な時間(遅延)はCfFdらで決

まるのでそれぞれのスケーリングファクタを考慮すると04倍となるこれは通常のＣＭＯＳゲ

ートＦＥＴ遅延のスケーリングファクタ067倍より小さいつまり強誘電体容量による遅延は

世代が進むごとにＦＥＴの遅延より小さくなっていきついには無視できるようになることを示

しているこれは強誘電体の面積の減少(05倍世代)と比較して電源電圧(つまり強誘電

体膜厚)の減少(08倍世代)が緩やかなためである

表5-3不揮発性ラッチの回路定数のスケーリング

本研究 スケーリングフアクタ

世代 F [nml 600 180 130 90 65 07times

電源電圧Kdd[V］ 30 15 12 11 09 08times(085times)

ォン電流1[μAμm] 200 250 300 400 500 125times

強誘電体

キヤパシタサイズ

Cr[μm2] 28 026 014 007 003 05times

強誘電体

キヤパシタ膜厚

な[nm] 240 130 100 85 70 08times(085times)

強誘電体容量 CF[fF] 110 27 17 10 65 0625times

遅延

(180 nm世代を1)

CfKddn １ 04 016 0064 04times

2001 ITRS

53強誘電体を用いた論理演算回路

　前節では強誘電体を用いることで論理演算回路の中に１ビットの記憶装置を効率よく

作り込むことを達成した本節ではこの考えを応用して論理演算回路を高性能化する手

法を提案する

　論理演算回路は集積回路の発明以来マイクロプロセッサ(ＭＰＵ)デジクルシグナルプロ

セッサ(DSP)に代表されるように急速な進歩を遂げてきたしかしながら近年この集積回

路の高速化において演算器とメモリの間を結ぶ配線(バス)に起因するデータ転送ボトルネ

ックが大きな問題となりつつある田旧2]これまでの集積回路は回路の微細化によって高

　　　　　　　　　　　　　　　　　　- 109 -

性能化を達成してきたこれは電界一定のスケーリング則で集積回路の設計ルールを11

にした場合ゲート遅延時間が1だデバイス面積が1ん2となり演算器の高速化やメモリの高

密炭化が達成できるためであるその一方演算器とメモリを結ぶグローバル配線の配線遅

延時間はがとなることが知られており逆に遅くなってしまうこの問題は微細化が進むにした

がって顕著となり2013年に予想される003卵ｍルールでは図537に示すようにグローバ

ル配線遅延がゲート遅延の数百倍になると予測されている[13]従って今後の極微細加工

VLSIプロセッサではグローバル配線でのデータ転送を極力排除したシステム構成が重要と

なる

100

10　　　　1

　閣剛友邸

01

グローバJ ﾚ配線遅 延 ノ

ノ

　ロー力

　　｀4

ル配線辺

延匹 六

　ゲー1

ヅ

遅延 勺≒1ヽl

｀

　250

(1997)

180　　　130　　90　65

(1999)　　　（2001）　　(2004)(2007)

最小加工寸法（ｎｍ）　　　　（年）

図537集積回路の微細化に伴う配線遅延の増大

- no

　35

(2013)

目１

強誘電体を用いた論理演算回路

一一一一

　　

　　

Ｉ－一一一一一一ＩＩＩ一Ｉ

ｉ巴IE211

i

hellip

ttiidegt

j

記憶機能を演算器内に分散

データ転送を

局所化

グローバル配線による

データ転送ボトルネック

図538ロジックインメモリアーキテクチヤ

　このような観点から本節ではデータ転送のボトルネックを根本的に解決する手法として

ロジックインメモリアーキテクチヤ(Logic-in-memory architecture)に着目し[14]論理演算回

路の構成法について述べるこのロジックインメモリアーキテクチヤは演算器と小容量の記

憶素子からなる基本モジュールを組合せ記憶機能を演算機内に分散した形でシステムを

構成するこの場合図538に示すようにシステム内においてデータ転送量が多い演算器

と記憶素子を物理的に近接させデータ転送を局所化することができるためグローバル配

線によるデータ転送を大幅に削減した論理演算回路を構成できる

　しかしながら従来の回路技術を用いてロジックインメモリ集積回路を構成すると演算器

内の記憶素子をすべてＣＭＯＳによるラッチレジスタ等で構成することになり面積増加が非

常に大きくなってしまうこのためデータ転送ボトルネックを解消する反面面積増大に起因

する性能劣化が大きくなる可能性があるしたがってロジックインメモリ集積回路によりシステ

ムの高性能化を図るには演算器とメモリを小さな面積で混在できる新たな回路技術が必要

不可欠である

　現在高性能ロジックインメモリ集積回路を構成する一手法としてフローティングゲート

ＭＯＳトランジスタを用いたロジックインメモリ回路が提案されているこの手法ではフローテイ

ングゲートＭＯＳトランジスタを活用してデバイスレベルで記憶機能と演算機能を一体化しさ

らに多値論理技術を活用することによってコンパクトなロジックインメモリ集積回路を実現でき

る[15]

　その応用範囲としてはフローティングゲートＭＯＳトランジスタが有する不揮発性記憶機能

を活用しデータペース用パターンマッチング用など記憶データを長期間保持するシステム

が挙げられるしかしながらフロー－ティングゲートＭＯＳトランジスタの特性により記憶データ

５章ＰＺＴ強誘電体を用いた論理演lヽ回路の提案と乍製

の書き込みが遅い即ち演算動作中は記憶データが半固定となるためデータの高速書き

込みを必要とするパイプライン処理などの応用には不向きであるしたがってロジックインメ

モリ集積回路において記憶データヘの高速アクセス性や不揮発性を同時に実現できれば

図539に示すように高性能集積回路の応用範囲をパイプライン演算器や大規模順序回

路画像処理プロセッサなどへ大きく拡大できる

　本節では高速アクセス性不揮発性記憶機能を実現する高性能ロジックインメモリVLSI

向け回路技術として強誘電体キャパシタを活用して記憶機能と演算機能をデバイスレベル

で一体化した機能パスゲートを提案すると共に本機能パスゲートを活用して超並列処理へ

と応用可能なロジックインメモリVLSIをコンパクトに構成する手法を述べる

高速書換え

可能　10oline12

　　　｜　（lp秒）

　　　C）

　　Ｗ　　--q

赳傾ざ

０　

９Ｉ　　　　　　　　

o

l　　　　　　　　o

ｆ

１０　　　　１０　　　　１０

記憶データが

半固定10oline9

(ln秒)

10oline3

(lm秒)

1

(1秒)

103

(167分)

106

(116日)

10９

(317年)

図539ロジックインメモリ回路のメモリ性能とその応用範囲

川２

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

531強誘電体機能パスゲートロジックの提案

　図540にロジックインメモリ回路の概略図を示すこの回路は外部入力ベクトルＸと記憶

データベクトルｙの間で演算し結果をベクトルＺとして出力する本提案のロジックインメモリ

回路は図541に示す機能パスゲートを基本要素としこれらを相互に接続することによっ

て構成されるベクトルｙの要素である１ビットデータyjは各機能パスゲートの記憶素子に相

　　　　　　　　　－補的データの組(yｙ)として保持される１ビットの外部入力χ1jyen2が入力されると機能パス

ゲートは論理演算F(Xyen2y)を実行し演算結果によってパスゲートのスイッチング状態を

決定する一つのパスゲートは論理演算Ｆ(χTI石ｙ)がrdquo1rdquoになるときのみ導通状態になるの

で図542に示すように論理積(ＡＮＤ)や論理和(ＯＲ)をパスゲートの直列接続や並列接続

のみで実現することができる

　　外部入力

　　　χ一一

記憶データ入力

　　　Ｋ一一

図540ロジックインメモリ回路の概略図

相補的

記憶

Ｋ

パスゲート

出力

Ｚ

論理素子

RL

WL

図541　機能パスゲートのブロック図

目３

５章ＰＺＴ強誘電体を用いた論理演一回路の提案と作製

Wired

トランジスタ

プリチヤージ

トランジスタ

F弓十弓

(プリチャージ制御)

図542機能パスゲートを用いたロジックインメモリ回路の例

　図543に本提案の相補型機能パスゲートの回路図を示す[16]この回路は４つのｎ型

ＭＯＳトランジスタと２つの強誘電体キャパシタからなるトランジスタMriMr2とＭｗは強誘

電体キャパシタＣsＣsの両端に印加する電圧の制御に用いるトランジスタMiはゲート電圧

がしきい値Fth以上になると導通状態になりマッチライン(ＭＬ)の電荷を放電するためのパス

ゲートとして動作する演算結果Ｚは出力線(ＯＵＴ)の電位として得られる

　図544に相補型機能パスゲートロジック回路の動作タイミングチャートを示す書き込み

(Write)モードではＷＬを活性化しＢＬＩＢＬ２およびＢＬｗを通じて1組の相補的電圧(Ｆy

り)を強誘電体キャパシタＣsとＣsに印加する－タｙがrdquo1rdquoのときは(yｙ)＝(10)とし(吟

　　　　　　　　　　　　　　　　　　　　　　　　－Fy)を(らbＦss)に設定するまたｙがrdquoOのときは(yタ)＝(01)とし(吟り)を(FSSFdd)に設

定する図545はy＝1を書込む際の電圧印加例であるここでたａは強誘電体に印加され

る書き込み電圧でありFSa＝几０-FSSで定義される

　演算(Execute)モードではイニシャライズ(Initialize INIT)演算(Operate ＯＰ)再書き込

み(Restore RES)の3つ動作が順に実行されるイニシャライズ(INIT)ではＢＬ１とＢＬ２はKss

に固定されリセット線(ＲＬ)がHighに設定されるこのときＣおよび(≒の両端はそれぞれ短

絡されパスゲートＭrのゲート電極はＦssに設定される演算(OP)ではプリチャージ制御線

(ＰＲＥ)をHighにし図546に示すように外部入力濁瓦に対応した電圧信号ＦＸＩＦＸ２を

ＢＬ１ＢＬ２にそれぞれ印加するもしVx=Vx2つまりぽ1￥2)＝(00)または(11)のときはVn

はＦｘl(ＦＸ２)にほぼ等しい電圧となる一方ＦｘlneＦＸ２の場合は几に生じる電圧は強誘電

体キャパシタに記憶されているデータに大きく依存するなぜなら図547に示すように強

誘電体の静電容量は分極の状態により値が変化する性質があるからであるここで(Fxi

川-darr

　　　　　　　　　　　　　　　　　　　　　　　　　　　　強誘電体を用いた論理演算回路

VX2)=(陥ｏＦss)つまり(XIλ2)＝(10)のときの演算(OP)動作について説明する記憶デー

タｙが１の場合Ｃsの容量はＣsの容量より小さくなるしたがってＣsに印加される電圧Vs

は容量結合によりヽFsより高くなるこのときパストランジスタＭのゲート電圧几は図

548(a)に示すようにＭrの閔値電圧Khより低い電圧几1となりＭrは遮断状態が保持される

片Oの場合はヽ几はKhより高い電圧JzGoとなりＭrは導通状態となる同時にマッチ線

(ＭＬ)はMiを通じて放電され出力Ｚがrdquo1rdquoとなる図548(b)は(Ｆｘllzｘ2)＝(Ｆssんｏ)つま

り(LVI石)＝(01)の場合にＣsとＣsの容量結合によって生じる電圧を示したものである以上

入力データXIX2記憶データＹとMpのスイッチング状態ををまとめると表5-4のように表

すことができるこの表より提案する相補型機能パスゲートの論理式は以下のように記述す

ることができることが分かる

　　　　　　　　　　　　　　　　　－　　　－　　　　　　Ｆ(λ71λ2ｙ)＝濁Xi+Xｙ七yen2ｙ　　　　　　　　(5-1)

　また本提案の機能ポスゲートでは相補的に書き込んだ２つのキャパシタを用いることで

記憶データがそれぞれrdquoｏrdquoＴのときの几の電圧振幅几が大きくなるため高速動作に有

利であるまた図548に示すように強誘電体の抗電圧几を超えないように設計できるの

で擬似的に非破壊読み出しが可能となる利点を有する

　演算(ＯＰ)の後は再書き込み(RES)が行われ読み出しによって減少した強誘電体の残

留分極が読み出し前の状態に戻されるこの動作は演算(OP)動作におけるＢＬＩとBL2

の電位を入れ替えることで行う読み出し直後に読み出し時と反対の電位を加えることで

読み出し時に減少した残留分極を回復することができる

　スタンバイ状態ではＲＬばHigh(こ設定される強誘電体キャパシタＣsＣs共に両端がト

ランジスタを介して短絡され同電位になるのために安定に分極状態を保持することができ

る

目５

５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

相補型機能

パスゲート回路ヽ

　制御回路~

　相補記憶回路

　　パスゲート

XJy 局J　ｙ

7　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　I

図543相補型機能パスゲートの回路図

Ｉ　　　　I^ACUULC　　　　Ｉ　　　　L-ACりULC　　　　Ｉ

Ｉ　　　　　　　　　　　　Ｉ　　　　　　　　　　　　Ｉ

IINIT　OP RES I INIT OP RES i　　　　　　　　　　　　　　　　　　　　－　　　＝　－　　　　－

OUT

Ｚ

乙　　　　　Ｊ　　　ｋＪ　　　Ｉ　　　　　　　　　　　　　　　Ｊ　　　ｂ｀

｜　　　　｜　　　　rsquo　　　゛rsquo　　　　　　　　　ｌ

para　　　F゛ rsquopara　　　Frsquo

　　　　　　　

para　　　ｆ Ｗolineolineoline゛

　　　　　　ｌ

｜

　　　　樋　　　　　　　　　ｌ　　　　　　　　　　　　ｌ

｜

畠

ｌ　　　　　　　　Ｚ　　　　　　　　　Ｚ　　　　　　　　Ｚ　　　　

Ｓ 　　　　　　　　Ｚ　　　　　　　　　　　　　　　」　　　　　　

y=1 χ1ニ１ ろ=O χ1deg1 そﾆ1　　　　馨　　　　　　　　 　　　　　　　　　ｌ　　　　　　　　　　　　ｌ　　　　

y=1 笏ﾆ0 χ1deg1 λ2ニ１ χ1ニ１

y=0

　　　　

馨 　　　　　　　　　　　　　　　　　　　　　　昏　　　　　乙

2＝0ｌ

ｌ2＝1

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　幽　　　　　　　　慟　　　　　ミ　　　　Ｓ　　　　　　　　　　　　　　　　　　　　　　　　　　　　

PRE二

　　　ihelliphelliphelliphellip　WL

　　　ｒ-oline

　RLrolineolineoline

　　　ﾐhelliphelliphelliphellip

BLI二

　　　ぷ寸BL2二

BLw I

　　　１＿＿

　ML I

INITInitializescheme

ＯＰ　Operate scheme

RESRestore scheme

図544相補的機能パスゲートのタイミングチャート

】１６

K＝ﾚ6

BL1

ﾀﾞぐs　二

BL2　BLw

強誘電体を用いた論理演算回路

ら　　　ﾚｎ

ら

図545書き込みモード(y＝1)における電圧印加方法

りdarr

Cs(j〉　Ｃｓ(y)

BLI潟

　　Ｍｒ(ｖth)

uarr必

ﾚS(2

darr

ﾚS BL2

図546演算(OP)での電圧印加方法

目フ

ﾚa

ﾚa

第５章ＰＺＴ強誘電体を用いた論理演算回路の提　と作製

Qs　容量小

Vs

図547強誘電体キャパシタの容量

(なﾚ2)＝(嶮)ﾚ1ｓ) (ﾚXIﾚ(2)＝(ﾚ1spermil)

　　　　　（ａ）　　　　　　　　　　　　　（b）

図548演算タイミングにおける相補強誘電体キャパシタの電圧分割

表5-4パスゲートのスイッチング状態

　　1xl（痢）OV（O） OV（O） VsR (1) VsR (1)

Kり2（萌） OV（O） VsR (1) VsR (1) OV（O）

０ OFF（O） ＯＮ（１） ＯＮ（１） ＯＮ（１）

１ OFF（O） OFF（O） ＯＮ（１） OFF（O）

川８

Vs

強誘電体を川いた論理演算回路

532機能パスゲートの作製と評価

　提案する機能パスゲートの動作を確認するため同回路を試作して評価を行った 06μｍ

ルールのCMOSプロセスとＰＺＴ強誘電体キャパシタプロセスを使用した図549に作製した

テストチップの顕微鏡写真を示すキャパシタＣsおよびＣsの面積は27μm2で１組の機能

パスゲート回路の大きさは92μｍｘ86μｍであるにテストチップを動作させたときの測定波

形を示すらE)お上びらsはそれぞれ31V-04Vとしている測定波形より式(5-1)のＦ(ＸＩ

瓦ｙ)が１になるときＭＬの電位ばＬｏｗrdquoに下がり出力ＺがrdquoHigh刎こなるこのことはＦ(ＸＩ

石F)=lのときパスゲートＭrが導通状態になることを示しており強誘電体を用いたスイッチ

ング動作が正確に行われていることが確認できた

　図551に繰り返し演算(Execute)モードを行った際の測定波形とパスゲートMpのゲート

電圧几の変化を示す保持データｙがrdquoOrdquoおよびＴの両方の場合で評価している最初の

102回の演算サイクルでゲート電圧は減少していく傾向が見られるこれは容量結合で強誘

電体にかかる電圧パルスによってＣsおよびＣsの不揮発性の電荷量が減少していくことによ

るしかしながら102回以降は几の値は変化せず几の電圧差はIV以上の値を保ってい

る二とが確認できるこれにより109回の演算サイクル後も正しい演算結果が得られている

つまり109回の演算サイクル後も強誘電体の保持データｙは破壊されず演算に利用でき

ることが示されたまたらの変化からは演算回数が増えても強誘電体の保持データは十

分保持できると予測でき実質的な非破壊読み出しが可能であると考えられる

CLT1CLT2

Cs　　Cs

92μｍ ｘ 86μｍ

BU

図5j9テストチデソの顕微鏡写り

川り

BL2

UT

第５章　ＰＺＴ強誘電体を用いた論理演　回路の提案と作製

　－χＫ 　　　　χげ

Mode Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

Write Eχecute　(Op)

χ1

　｀｀ ０ １へ

０ １ＸＮ

　　χ　　　へx　　　　ゝへ

１ ０X

　ゝ

　　　　ゝ　　　　へゝ

１ ０

為　 ０ ０

　 １へ

　Ｘ｀lsquo

　　　｀｀１

Ｋ ０ (O) (O) １ (1) (1) ０ (O) (O) １ (1) (1)

Ｚ ヘヘ ０ １ ｀八八 ０ ０ 犬 １ １｀ぺ｀｀｀

　　　　－｀へ １ ０

　PRE

　BL1

(Ｘlsquofｙ)

　BL2

(X2ｙ)

　ML

　OUT

　　(Ｚ)

21翠々2 Execute 2 Execute 2 Exqcut

　　　　　　　　　　　　(b)

図550テストチップの動作(ａ)入力ベクトルと理論的出力

　　　　　　　　　(b)動作波形

120

ML

ML

３

（ン）Ｇ３ＢＨＯＡ　　９１Ｂ０

０

(ａ)マッチライン(ML)の電位

強誘電体を用いた論理演算回路

1(f 10ト102 1(yl105 106 107 108 109

　　　　　Execute Cycles

　　　(b)パスゲートのゲート電位(陥)

図551繰返し演算に対する保持データの耐性(ａ)MLの電位

　　　　　　　　(b)パスゲートのゲート電圧

　次に相補型機能パスゲートを利用した応用例を示し消費電力の削減効果等を検証す

る応用例として並列型32ビット連想メモリ(ＣＡＭ Content-Adrresable-Memory)を設計した

図552に連想メモリの概略図を示す連想メモリでは記憶データであるワードでi (32ビット)

を多数保持しており入力ワードX(22ビット)が与えられた際に入力ワードｙとiを各ワード

回路内で並列に比較し適合するもののアドレスｉを出力するっここでは誹団り)ため一致検

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

索の連想メモリを例にとるこの場合入力ワードと記憶ワードが一致している場合にその記

憶ワードが保存されているアドレスを出力する図553に連想メモリワード回路図554(a)

(b)にワード回路を構成するメモリセル回路とその等価CMOS回路を示す図555は連想

メモリワード回路の基本動作であるまず書き込みモードでは選択するワードのリセット線

ＲＬｉがＬｏｗに設定される次に相補的な電圧信号を印加しｙiを２つの強誘電体キャパシ

夕に記憶データとして書き込む非選択ワードの強誘電体キャパシクは両端が短絡されてお

り非選択ワード内の記憶データは保護される演算モードではワード回路によって一致検

出演算が行われる初めにビット線をプリチャージし次の演算(OP)で各ビット線に入力ワ

　　　　　　　　　　　　　一一ドデーク(ここではXEおよびり)を与えて一致検出演算を行う入カワードぶと記憶ワolineドYi

が一致している場合はＭＬの電荷は放電されずldquoHighrdquo状態のままでありZi＝Oの出力が得

られる最後に再書き込み(RES)を行うため各ビットラインの電圧を入れ替えて強誘電体

キャパシタに演算時にかかった電圧と逆の電圧を印加する以上の動作により実質非破壊

のデータ一致検出演算を実現できるスタンバイ状態ではすべてのリセット線ＲＬをHighに

設定しておく

一

　‐‐‐‐Ｉ１‐‐Ｉ１

　

ノ

＾ｌｎｏＪｌｏ　t＾ｎｄtｔｎｏ　　　　ｅ

｀rsquo一一一一lsquo１‐－

　　　　　　　　　　　　　1ｘ６

Ｚ４　　るhellip

helliphellip」犬」四万

Output

　ぶ＝Ｋ

z(2=0や夕l for al目)

図552連想メモリの概略図

１２

CAM ｃｅｌｌ(EXOR)

(O J3 Cて1０でーで-eg egコゴコゴ

ロコａimcQ

図553連想メモリワード回路

xjyij 司刀

SRAM

cell

(ａ)相補強誘電体キャパシタロジック(b)等価CMOS回路

　　　　　　　　　　　　　図554連想メモリセル回路

ｉ

強誘電体を用いた論理演ヽ回路

ヴ＝

て〉＝

Ｚ

泣５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

Ｌ　　Ｌ

Ｗ　　Ｒ

BLjia

BLjib

BLj2a

BLj2b

図555連想メモリワード回路の基本動作

　表5-5に32ビットー致検索連想メモリの性能比較を示す評価にはHSPICE回路シミュレ

ータを用いたチップ面積は提案回路を用いることで一般的なＣＭＯＳ回路と比較して約

３分の１と大幅に低減できているこれは強誘電体キャパシタが記憶と演算の2つの機能を

行っているためである少ないトランジスタの数で連想メモリが実現できているために動作時

の消費電力もＣＭＯＳ回路と比較して約３分の２に削減可能であるさらにこの連想メモリ

は演算を行わずワードのデータを記憶するときには強誘電体の不揮発性を利用して電

源を供給する必要が無いこのために待機時の消費電力は約17700と劇的に削減するこ

とが可能である

　連想メモリを使用する応用として入力された映像から特定の人物を認識する処理を例に

して考える認識は１秒間に１[亘]行うこととし１回の認識において上記の連想メモリに100

回アクセスすると仮定する１回の認識において連想メモリにアクセスする時間は64ns X

100＝64μSである実際に演算にかかる時間は僅かであるが連想メモリの電源の立ち上げ

立ち下げには10ms程度時間がかかるしたがって１回の認識に必要な時間は20mSと考え

るこの場合表5-5より人物認識に必要な時間平均した消費電力は

339μWx　20ms

1000ms

十〇0003μWx98ms

-1000ms

= 034μＷ (5-2)

と求められ通常のＣＭＯＳのみの回路での平均消費電力651μＷと比較するとおよそ200

分の１に消費電力が削減できる

24

表5-5 32ビット連想メモリの性能比較

今後の課題と展望

CMOS-based Proposed

Supply voltage 25V 30V

Delay 634nsec 640nsec

Areabit 4188μm2 1397μm2

Standby currentword 09μA O0001μA

Power

　word

Active 651μW 399μW

Standby 23μW 00003μW

(HSPICE simulationusing 06μｍFerroelectricCMOS

54今後の課題と展望

　本章では強誘電体の論理演算回路への応用を提案したさらにその基本素子となる不

揮発性ラッチ回路や機能パスゲートを実際し作製しその特性を評価した

　今後はこれらのデバイスをLSIに適用し実用化していくことが目標となるそのために残さ

れた課題として以下の事項が挙げられる

　　　　1信頼性の向上

　　　　2テスト方法の確立

　　　　3シミュレータ等回路設計技術の確立

　一部の大容量メモリではメモリチップに少数の不良ビットがあっても冗長ビットで肩代りし

て見かけ上全ビット動作するようにする冗長回路が適用されているこれは低コストの大

容量メモリを供給する上で重要な技術となっているしかし論理演算回路においては―つ

ーつの論理ゲートがそれぞれ異なる役割を果たし接続されている他のゲートもまちまちであ

るつまり取替えが効かない場合が多くメモリ以上に高い信頼性を要求される可能性が

あるこれらを克服するには材料開発は欠かせないまた人間の脳では壊れた神経細

胞の機能を別の細胞が受け継ぐ自己修復の機能が見られるこのような機能をもたせるような

回路技術のブレークスルーの開発も待たれる

　テスト方法に関しては論理演算回路では通常のラッチの記憶データテストをするのに

ラッチをチェーン状に並べシフトレジスタのように読み出す方法が使われるしかしながら

－

｀ S

第５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

レジスタの数と回路規模が大きくなるとテストパターンは急激に増加し現実的なコストでテ

ストをすることが困難になりつつある

　シリコン集積回路はーつのLSIの中に数千万個のトランジスタを集積化するまでに大規模

化しているこのような大規模回路を設計するにはVerilogに代表される論理合成ツールや

SPICEに代表される回路シミュレータを利用することが必須であるその際不揮発性RAM

や不揮発性ロジックは新しい概念のデバイスであるため不揮発性ラッチを記述する方法や

強誘電体キャパシタの挙動を表すシミュレーションモデルが未完成である正確なシミュレー

ションモデルがあれば回路設計者が強誘電体の動作を効率良く学習することもでき大規

模な回路への適用も進んでいくと予想される

1こ6

参考文献

-

参考文献

[1]PK Larsen GLM Kampschoer MJE Ulenaers GACM Spierrings and Ｒ

　　Cuppens Appl Phys Lett 59 (1991)611

[2]T Nakamura Y Nakao A Kamisawa and Ｈ Takasu Integrated Ferroelectrics 9 (1995)

　　179

[3]Y Fuiimori T Nakamura and Ｈ Takasu Jpn J Appl Phys 38 (1999) 5346

[4]S Mutoh T Douseki Y Matsuya T Aoki S Shigematsu and J Yamada J Solid-State

　Circuits 30 (1995) No8 847

[5]Ｈ Notani M Koyama R Mano H Makino and Ｙ Matsuda Z)防砂mp VLSI Ciｒｃ

　　(2001)221

[6]K Kumagai H Iwaki H Yoshida H Suzuki T Yamada and Ｓ Kurosawapound)ig- Ｓｙｍｐヽ

　　VLSI Ｃｉｒｃ(1998)44

[7]T Miwa J Yamada and Ｈ Koikepound)ig- ＳｙｍｐＶＬＳＩＣｉｒｃ(2001) 129

[81 S Traynor ＰｒｏｃIltｈ ＩＥＥＥＩｎtＳｙｍｐヽＡｐｐｌＦｅｒｒｏｅｌｅｃtｒ(1998) 15

[9]T Kijima and Ｈ IshiwaraＥｘt AhｓtＦｅＲＡＭ２００１(2001) 67

[101ldquoThe　International　Technology　Roadmap　for　Semiconductorsrdquo(Semiconductors

　　Industry Association 2001) 158

[11]H Iwai J Solid-State Circuits 34 (1999) No3 357

[12]K Soumyanath S Borkar CC Zhou and Ｂ A Bloechel J Solid-state Circuits 34

　　(1999) No 5623

[13]吉川公麿ldquo3 GHz超のＭＰＵを実現する半導体設計rdquo日経エレクトロニクス(2000年１

　　月) 137

[14]Ｗ Ｈ Kautz IEEE Trans Computers 18(1969)No8 719

[15]T Hanyu N Kanagawa and Ｍ Kameyama J Solid-state Circuits 3 1 N0 11 (1996)

　　1669

[16]H Kimura T Hanyu M Kameyama Y Fujimori T Nakamura and Ｈ Takasu J

　　Solid-State Circuits 39 No6 (2004)919

- 127

笙５章ＰＺＴ強誘電体を用いた論理演算回路の提案と作製

８

第6章結論

　本研究はシリコン集積回路の高機能化を実現するため強誘電体容量の材料プロセス

回路からのアプローチを行った以下に本研究の結果をまとめるとともに今後の課題を述べ

結論とする

61本論文の結果のまとめ

　第1章では本研究の背景について述べ第２章では本研究で用いたソルゲル法の特長

および強誘電体容量の評価法について述べた

　第３章ではＦＥＴ型強誘電体メモリに適した強誘電体の検索を行ったバッフア層を用いる

MFISMFMIS型強誘電体メモリは強誘電体キャパシクとＭＯＳＦＥＴが直列に接続された構

成であるため誘電率の大きな強誘電体キャパシタに印加される電圧が低くなり分極反転さ

せるのに必要な電圧を印加することが困難であったこの問題を解決するためには誘電率

が低い強誘電体材料を用いることが重要であることを示しバルク強誘電体のデータベース

を検索しSnP2S6Sr2Nb2O7Gd2(ＭＯ０４)3Pb5Ge30Hの４種類の低誘電率強誘電体を候補

とした次にシリコン集積回路として用いる場合には高温側は150degCまで動作保証できな

ければならない 150degCでの信頼性保証をするためにはより高温での動作試験が必要であ

ることから250degCで動作することを目標としたそのためには強誘電体が常誘電体に相転

移する温度であるキュリー温度が250degC以上である必要がある４種類の強誘電体のうち

Sr2Nb207(キュリー温度1342degC)のみがキュリー温度250degC以下という条件を満たすので誘

電体がＦＥＴ型強誘電体メモリ材料として有望であるという結論に達した Sr2Nb2O7 は高い

融点(1700(Ｃ)と高い耐還元性を備えており高温や還元雰囲気になるシリコン集積回路作

製プロセスに適用するのに適した材料であることを示したしかしながらSr2Nb2O7系強強誘

電体材料は薄膜で強誘電性が確認されたことは無かった組成制御性や再現性に優れるソ

ルゲル法を用いてこの系の強誘電体薄膜を作製したがSr2Nb2O7薄膜では強誘電性を発

現することはできなかった強誘電性が発現しない原因をキュリー温度が高すぎる(1000

以上)ことと考えキュリー温度を制御する方法を試みた結晶構造が同じでキュリ一点が低

い(-107degC)Sr2Ta2O7をSr2Nb207に固溶させた結果Sr2Ta2O7を60以上混ぜた薄膜にお

いて世界で初めて強誘電性の発現に成功したＴａの置換量が70のとき最適な強誘電

】2り

第６章結論

性が得られ比誘電率は53であった一般的な強誘電体薄膜と比較し１桁低い誘電率を実

現した

　第４章では第３章で開発に成功したSTN(Sr2(TaNbIJ207)薄膜を用いてＦＥＴ型強誘

電体メモリセルを作製したチャネル層となるシリコンに接するゲート絶縁膜にシリコン酸化膜

を用いたMFMIS構造のＦＥＴ型メモリを作製した通常の多結晶シリコンをゲート電極とした

ＭＯＳトランジスタの上にＳＴＮ強誘電体薄膜を作製することで信頼性の高いメモリを作製す

ることが可能となるがＭＯＳトランジスタがＳＴＮ強誘電体の構成元素で汚染されないことが条

件である STN 強誘電体の下部電極としては耐酸化性の高いＰtを用いるがPtはＭＯＳトラ

ンジスタのゲートの多結晶シリコンと反応しシリサイドを形成するその際元素の相互拡散

が起こりＭＯＳトランジスタはPtやＳＴＮの構成元素で汚染されるそこでPtと多結晶シリコ

ンの間に導電性酸化物であるIrO2膜をバリア層として挿入したＰtと多結晶シリコンの相互

拡散が抑えられＭＯＳトランジスタが汚染されていないことをSIMSや

B-T(Bias-Tempareture)試験により確認した

　ＳＴＮ薄膜を用いてMFMIS構造を作製しMFMIS構造の容量一電圧(Ｃ-り特性を測定した

結果強誘電体分極に起因するＣ-Ｆカーブのヒステリシスを確認することができた

　次に06μｍのMFMIS FET を作製したウェハプロセスの最終であるパッシベーションエ程

まで行いＳＴＮキャパシタのプロセスによる強誘電特性劣化を確認した結果ＳＴＮ強誘電

体はメモリ作製プロセスによる特性劣化が無く優れたプロセス耐性を備えていることを確認

したまたMFMIS FETのトレイン電流が直前に制御ゲートに印加した電圧に応じて変化す

る不揮発メモリ動作を確認した

　次にデータ保持特性を評価するためにＳＴＮキャパシタの周辺リークによる電荷損失が

少ないMFMISキャパシクを作製した結果ＦＥＴ型の強誘電体メモリとして世界で初めて

10日以上のデータ保持を達成したさらにデータ保持特性劣化の原因としてフローティン

グゲートからＳＴＮ薄膜のりークによる電荷損失のモデルを仮定した STN 薄膜のリーグ電流

特性から予想されるデータ保持時間と作成したMFMISキャパシタのデータ保持時間はほぼ

一致した FET 型強誘電体メモリで10日以上のデータ保持が可能であることを実証すること

ができた

　第５章では強誘電体の論理演算回路への応用を提案した論理演算回路では処理速

度が最も重要であるので残留分極が大きい強誘電体が適しているまたメモリと異なり冗

長回路による救済ができないことや書き換え回数も多く(1015回以上)要求されることから既

存の高信頼性ＰＺＴ薄膜に対して書き換え回数を伸ばし論理演算回路に適用できるよう

低電圧化(5Vrarr3V)することにしたはじめにＰＺＴの結晶化雰囲気を減圧にすることで

ＰＺＴ薄膜の結晶化温度が下がりPb抜けが抑えられるため疲労特性が108回から1010回

　　　　　　　　　　　　　　　　　　　- 130 －

　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　り全後の課題

以上へと大きく改善されることを示したまたＰＺＴの結晶化プロセスで発生していた表面の

異相を無くすため上部電極を形成した後にＰＺＴの結晶化を行う２段階アニールプロセスを

行った結果ＰＺＴと上部電極界面にあった異相が無くなり3V以下の電源電圧で動作す

る強誘電体キャパシタが作製可能となった

　1015回以上の疲労特性を評価するため疲労特性の温度依存性や電界依存性を評価し

た疲労特性は電界により加速されることを確認した高電界で測定した疲労特性から作製

した論理演算回路用ＰＺＴ薄膜の疲労特性は使用する電圧(3V)では1015回以上の書き換

え耐性を持つことを証明した

　次に論理演算回路内の順序回路やレジスタに保持されているデータを電源供給が無く

ても保持できるようにすることを目標としたこれが実現すれば論理演算回路においても頻

繁に電源をオンしたりオフしたりできるため消費電力を低く抑えることができる論理演算回

路内のデータ保持装置で最も基本的なラッチを不揮発にする方法を提案した不揮発のラッ

チがあればフリップフロップやレジスタなど他の論理演算回路中の記憶順序回路を不揮

発にできる通常のラッチに２つの強誘電体キャパシタと１本の制御信号を追加することで

ラッチを不揮発にすることが可能であることを回路シミュレーションや実際のデバイス試作に

より確認した

　最後に論理演算素子と記憶素子を強誘電体の論理演算機能を用いて少ない素子で

実現する機能パスゲートを提案した強誘電体による演算が実現できていることを作製したデ

バイスの評価で確認したまた論理演算回路において重要な非破壊読み出しも強誘電体

キャパシタを２つ相補的に用いることで実現できた提案する機能パスゲートを用いることで

連想メモリの回路面積を13に縮小しその平均消費電力を約1200に低くできることを証明

した

62今後の課題

　今後強誘電体を用いたメモリや論理演算回路が半導体市場のなかで大きな役割を果た

すためには次の課題を克服する必要がある

621強誘電体メモリ

　序論でも述べたように強誘電体メモリの集積度は先行するＤＲＡＭやＦＬＡＳＨと比較して

３桁程度低いのが現状であるメモリの市場は集積度でほとんど決定され集積度の低いメ

モリは特殊用途の小さな市場に限られるＤＲＡＭとほぼ同じ構造を持つキャパシタ型強誘電

体メモリは集積度で既存メモリに追いつくのは困難でスケーリング則に乗るFET型強誘電

】３１

第６章結論

体メモリでさえ既存メモリの集積度向上が飽和しなければ追いつけないメモリとして数以

上のシェアを確保するには５年後に1Gビット程度の容量のメモリを開発する必要がある

　このような点を踏まえ強誘電体メモリが既存メモリを置き換えるには次の事項を積極的

に開発すべきである

　　　①多値化による高集積化

　　　②多層化による高集積化

　多層化に関しては低温で積層できる有機系の強誘電体薄膜を使用することは候補のー

つに挙げられる

622強誘電体を用いた論理演算回路

　論理演算回路で本提案の論理演算回路を用いるためには以下の開発事項が必要にな

る

　　　①信頼性の向上

　　　②テスト方法の確立

　　　③シミュレータ等回路設計技術の確立

　これらは設計者が安心して新しいデバイスを使用できる環境を整えることであるが今後

の地道なデータの積み重ねが必要となる

　さらに本研究では論理演算回路にはＰＺＴ強誘電体キャパシタを用い分極反転を利用す

るキャパシタ型の論理演算回路をしたがＦＥＴ型の強誘電体メモリ素子を論理演算素子とし

て用いることが考えられるこのようにすればメモリと論理演算回路で用いる強誘電体薄膜

やデバイスプロセスが同じものでできるため混載メモリを低コストで開発することが可能に

なる現状のＦＥＴ型強誘電体メモリでは記憶データである強誘電体分極を破壊しないため

に読み出しの際のトレインに印加電圧を大きくすることができない(読み出しディスターブと

いう)トレイン電圧が低いということはＦＥＴに流せる電流が小さく駆動能力が低いことを意

味する論理演算回路では駆動能力が動作速度を決定するのでこのことがＦＥＴ型強誘

電体メモリ素子を論理演算回路に適用する際の障壁となっているまた強誘電体キャパシ

夕の低電圧動作化も課題である

　ＦＥＴ型強誘電体ﾒﾓﾘ素子を論理演算回路に用いる際の課題を以下にまとめる

　　　①駆動能力の向上

　　　②動作電圧の低減

　具体的には３年後を目処に電源電圧12Vで動作しオン電流300μＡμｍ(単位ゲート幅

あたりの電流)を満足するFET型素子を開発する必要かおる

　今後これらの課題の解決が待たれる

卜2

本研究に関する業績

学術論文

[11 χ Fujimori N Izumi T Nakamura A Kamisawa and Ｙ Shigematsu Development

　　of Low Dielectric Constant Ferroelectric Materials for the Ferroelectric Memory Feild

　　Effect Transistor Jpn J Appl Phys 36 (1997) 5935

[21 Y Fujimori N Izutni T Nakamura A Kamisawa Study of Ferroelectric Materials

　　for Ferroelectric Memory FET IEICE Trans Electron E81-C No4 (1998)572

[3]Y Fuiimori N Izumi T N ik ｍ ｄＡ Ｋ mi ｗ Ｓ (Ｔ Ｎｂ)Ｏ Ｆ 町 l tri

　　Thin Film for Ferroelectric Memory FETrdquo Integrated Ferroelectrics 21 (1998) 73

[41ｙ Fujimori N Izumi T

Nakamura and Ａ Kamisawa rdquoApplication of Sr2Nb2O7

　　Family Ferroelectric Films for Ferroelectric Memory Field Effect TransistorrdquoJpn J

　　Appl Phys 37 (1998)5207

[5]Y Fuiimori T Nakamura and Ａ Kamisawa Properties of Ferroelectric Memory FET

　　Using Sr2(TaNb)2O7 Thin Film Jpn J Appl Phys 38 (1999)2285

[61ｙ Fuiimori T Nakamura

and Ｈ Takasu Low-Temperature Crystallization of

　　Sol-gel-derived Pb(ZrTi)03 Thin Films Jpn J Appl Phys 38 (1999)5346

[71 Y Fuiimori T Nakamura and Ｈ Takasu Electrical Properties of Nonvolatile Latches

　　n)ｒ New Logic Application Integrated Ferroelectrics 47 (2002)71

[8]Y Fujimori T Nakamura H Takasu H Kimura T Hanyu and Ｍ Kameyama

　　rdquoFerroelectric Non-volatile Logic DevicesrdquoIntegrated Ferroelectrics 56 (2003)1003

国際学会発表(本人登壇分)

[11χ Fujimori N Izumi T Nakamura

A Kamisawa ldquoSr2(TaNb)2O7 Ferroelectric Thin

　　Film for Ferroelectric Memory FETかt Symtλ四かtegrated Feぴoelectrics (Mar

　　1998 Monterey)

[2jｙ Fujimori T Nakamura

A Kamisawa Properties of Ferroelectric Memory FET

　　using Sr2(TaNb)2O7 Thin FilmrdquoIntＣｏｎｆ　Ｓｏｌｉｄ-Ｓtａte L)ｅｖｉｃｅｓａｎｄ Ｍａtｅｒialｓ (Sep

　　1998 Tokyo)

３

【3】Y Fuiim竺i T Nakamura H Takasu ldquoLow Temperature Crystallization of Pb(Zr

　　Ti)03 Thin Films lnt Symp on加egrated FerΓoelectr心 (Mar 1999 Colorado

　　Springs)

[4] Y Fujimori T Takeda T Nakamura H Takasu ldquoLow Voltage Operation of the

　　Ferroelectric Pb(ＺrTi)０３ Capacitors Derived by Sol-gel method ゑr Conf SoliふState

　　pounddevices and Materials (Sep 1999 Ｔｏｋyｏ)

[5]Y Fujimori T Takeda T Nakamura H TakasuldquoLow　Ｏχygen Pressure

　　Crystallization of Pb(Zr Ti)03 for Embedded FeRAMs MaterialintjｅぶｅαΓch Society

　　(Dec 1999 Ｂｏstｏｎ)

[6]ＹFujimori T Nakamura and Ｈ TakasuldquoElectrical Properties of Nonvolatile Latches

　　for New Logic Applicationrdquoかt Symp on Integrated Ferroelectrics (Mar 2002 Nara)

[7] Y Fuiimi T Nakamura H Takasu H Kimura T Hanyu and M Kameyama

　　ldquoFerroelectric Non-volatile Logic Devices lntヽＳｙｍｐ ｏｎ ＩｎtｅｇｒａtｅｄＦｅｒｒｏｅｌｅｃtｒicｓ

　　(Mar 2003 Colorado Springs)

国内学会研究会(主著のみ)

田藤森敬和泉直希中村孝神滓公｢Poly-Si上に形成したSr2(TaNb)2O7強誘電体キ

　　ャパシタの電気的特性｣1997年秋季第58回応用物理学会学術講演会(1997)

[2]藤森敬和泉直希中村孝神渾公｢強誘電体十常誘電体キャパシタ直列接続の電

　　気的特性｣1998年春季第45回応用物理学関係連合講演会(1998)

[3卜Y Fuiimori N Izumi T Nakamura and Ａ KamisawaldquoApplication of Sr2Nb2O7

　　family ferroelectric films for ferroelectric memory FET Ferroelectric Materialintand

　　thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May1998 Ｋyｏtｏ)

[41 ｙFuiimｿori T Nakamura HトTakasuldquoLow Temperature Crystallization of Sol-gel

　　Derived Pb(ＺrTi)03 Thin Filmsrdquo ＦｅｒｒｏｅｌｅｃtｒｉｃＭａtｅｒialｓａｎｄ thieｒ Ａｐｐｌｉｃａtｉｏｎｓ(May

　　1999 Kyoto)

圖藤森敬和中村孝高須秀視｢強誘電体キャパシクを用いた不揮発性ロジックの開発｣

　　信学技報IEICE Tech Rep ICD2002-10(2002) 13

[6]藤森敬和中村孝高須秀視木村啓明羽生貴弘亀山充隆イ強誘電体不揮発性

　　ロジック素子｣信学技報IEICE Tech Rep SDM2003-268 (2003) 25

- 134 －

受賞

[1]東北大学ローム株式会社LSIデザインオブザイヤー2002デバイス部門審査員特

　　別賞(半導体産業新聞社2002年６月)

[2]Y Fuiimori IEEE MFSK Award (IEEE Japan Kansai chapterMar 2004)

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