o ganho total do comparador pode ser descrito como:Apêndice I)

(Vide

Av = Gmo.Gme.R.RI.1 - Gmf.R

onde: -3Gme = Gm2 = Gm3 = 0,5mA)/VT = 58 x 10 A/V

-3Gmo= GmAA= Gm8B= (120~ / VT = 4,6 x 10 A/V

-3Gmf= GmA= Gm8= (301lA)/VT = 1, 1538 x 10 A/V

R = 300 ohms e RI. = 4 K ohms

Av = 490 (53,8 dB)

o ganho minimo necessário, dado pela equação (2.4.1), vale:

onde escolhemos Vomin= 1, OVpara maior margemde segurança. O cálculoacima serve para confirmar o resultado das simulações, uma vez que estainformação pode ser extraida do gráfico da função transferência. Nafigura 3.3.5 está mostrada a função de transferência corrente de entradax tensão de saida (complementar e normal).

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Figura 3.3.5 - Função de transferência

3.6

Vomin 1,OVAvmin = = 42

7250.12,8mAR. Iref/2

-27

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v,

I

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Figura 3.4.4 - Circuito alternativo para gerar Iln

3.5 - Caracteristicas do Conversor Simulado

Uma vez terminado o projeto elétrico, passamos à etapa desimulação do conversor de 6 bits como um todo. Para racionalizar o usode CPU, simulamos inicialmente só a fonte de correntes binárias dereferência junto com os resistores de entrada do comparador. De possedos valores das correntes e das capacitâncias parasitas no nó deentrada dos comparadores fornecidos pelo PSPICE, modelamos a rede R-2Rpor fontes de corrente ideais (pois a impedância de saida é aIta,conforme vimos no item anterior), com capacitâncias parasitas associadas(da ordem de 1,5 pF). Depois disso, o circuito da figura 3.2.1 foisimulado (com os comparadores já projetados), usando-se uma análisetransiente com duas formas de ondas sucessivas:

a) Primeiramente aplicamos uma rampa bem lenta (100 ms deduração), que vai de O até 13 mA, através da fonte decorrente Ix. Desta simulação obtemos a função detransferência do comparador e, portanto, podemos calcular asua linearidade (que é o mais importante).

b) Na segunda simulação aplicamos, através da fonte Ix, umpulso de corrente, conforme a figura 3.5.1., o que ocasiona,

na saida do conversor, uma transição dos niveis lógicos de'011111' para '100000', seguida, após micro-segundos, deoutra transição de '100000' para '011111'. Estas duastransições representam o pior caso de velocidade, pois amudança de todos os bits acarreta uma propagação de sinaispor todos os conversores de modo sequencial.

3.11

6,45mA

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tr(f,.,)

tftp:C3}1sJ (I na)

Figura 3.5.1 - Pulso de teste

A partir da segunda simulaçãoobtivemos a figura 3.5.2, ondemostramos o tempo de conversão, que é aproximadamente 60 ns. Este tempopermite ao conversor operar até frequências de amostragem próximas de 16MHz. Na prática, a este tempo de conversão temos de acrescentar ortempode resposta'.do conversor tensão-corrente que gera o sinal Ix. Porém,usando-se operacionais rápidos com realimentação de corrente, comopor exemplo o AD9611 da Analog Devices (00=280 MHz), este tempo é daordem de apenas 2 nS'i },

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Figura 3.5.2 - Tempo de conversão

3.12

Na figura 3.5.3 mostramos os gráficosnAo-linearidade, tanto integral quanto diferencial, ondetanto o erro de não-linearidade integral como o erro dediferencial estão abaixo de 0,5 LSB.

de erros depodemos ver quenAo-linearidade

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Figura 3.5.3 - Erros de nAo-linearidade (6 bits)

3.13

CAPt TULO 4

Implementaçãode um Conversor AID de 4 Bits

4.1 - Circuito

Para verificarmos na prática o novo conceito, implementamos umConversor A/D de 4 bits, no PHU bipolar, que foi fundido no processo SID2I L compativel com linear. O circuito deste conversor de 4 bits foiobtido a partir do conversor completo de 6 bits, conforme pode ser vistona figura 4. 1. 1.

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BOCOMP. CO M P.

B, B2 B3

BOC O M P. C O M P.

2 ã;"3 B2

4 B3

1.m

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-Vee :4-5V

VEE = -6V

. OODE

Iref : 12,8 mA'"-'-

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Figura 4.1.1 - Circuito conversor de 4 bits

Os comparadores são os mesmos proJetados para a versão de 6bits; só as fontes de correntes binárias de referência é que foramreproJetadas. Visando diminuir a área do circuito, optou-se por usar ocircuito da figura 2.5.6, usando-se a partição dos transistor~s de saidaem dois, para gerar as correntes de referência. Os valores de R e 2Rescolhidos foram R = 125 ohms e 2R = 250 ohms. Na implementação da fontede correntes binárias, o amplificador operacional está externo ao C.I.,para maior flexibilidade.A figura 4.1.2 mostra o circuito final dafonte de correntes binárias.

4.1

R R

- .

onde R = 125 a2R = 250 f!

Figura 4.1.2 - Fonte de correntes binárias para 4 bits

o circuito que gera a corrente Iln é mostrado na figura 4.1.3.Note-se que o Amplificador Operacional foi deixado externo ao C. L. demodo que podemos usar tanto operacionais convencionais como também osoperacionais realimentados por corrente (AD9611).

I i n- --- ---

~I i n ] i nI i n I i n

1111111VIN

R_escolo

RE

R_escol o -VEE

RE. - 250 OHM5GND-

Figura 4.1.3 - Fonte de corrente Iln para 4 bits

4.2

R

- -

4.2 - Caracteristicas do Conversor Simulado

Usando o mesmo esquema de simulações transientes Já descrito noitem 3.4, obtemos as caracteristicas do conversor de 4 bits:

a) Usando um pulso variando de 3,15 mA até 3,25formato igual ao da figura 3.4.1. obtemos oconversão. que é da ordem de 50 nS. conformefigura 4.2.1.

mA. detempo demostra' a

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Figura 4.2.1 - Tempo de conversão (4 bits)

b) Usando uma rampa lenta (1001nS). varremos Iln de O até 7mA. Esta varredura, por problemas de convergência doPSPICE. teve de ser feita em partes. O resultado são osgráficos de não-linearidade integral (fig.4.2.2) e ode não-linearidade diferencial (fig.4.2.3). Destesgráficos vemos que os erros de não-linearidade integrale de não-l1nearidade diferencial são menores do que 0.2LSB.

4.3

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Figura 4.2.2 - Não - Linearidade Integral

4.4

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Figura4.2.3 - Rio - Linearidade Diferencial

4.5

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~14 15

4.3 - Layout do Conversor

Por falta de tempo. pois fomos informados que a área estariadisponivel para nosso uso apenas 1 mês antes de findo o prazo para aentrega das fitas com os layouts. optamos por usar o esquema de célulashierárquicas no layout do cotlversor. Assim, o primeiro bloco a serdesenhado foi a célula comparador (fig.4.3.1). Ele foi desenhado deforma modular. de modo que os comparadores correspondentes aos váriosbits se encadêem de forma simples no layout. Devido ao aIto grau decruzamento de linhas no esquemático. foi inevitável usarmos"cross-unders" de difusão de emissor. As capacitâncias parasitasassociadas a estes" cross-unders" podem diminuir um pouco a velocidadedo circuito.

No layout do bloco gerador das correntesbinárias e do blocogerador da corrente de entrada, tomou-se um cuidado especial com ocasamento dos resistores e dos transistores da rede R-2R. Um exemplodisso é que um transistor de Área 8Ae, por exemplo, é feito com 8difusões de emissor, cada uma de área Ae. Os resistores para melhorcasamento foram feitos mais largos (W = 2,0 mils) e com a mesmaorientação no layout.

Os pares diferenciais que compõem as chaves de corrente tambémforam desenhados o mais casados possiveis entre si. inclusive tendo amesma orientação no layout. O layout completo do conversor experimentalde 4 bits é mostrado na Figura 4.3.5. e uma fotografia do chip jáencapsulado é apresentada na Figura 4.3.6.

Figura 4.3.1 - Fotomicrografia do Comparador

4.6