Modems FSK y PSK con PLL en Tecnología CMOS - CNM 25

IVAN JARAMILLO J.* - IGOR ALEXIS PRIETO** - JAVIER A. JIMÉNEZ**

*Director GMUN ivanj@gmun.unal.edu.co ** Estudiantes de Pregrado – igor@gmun.unal.edu.co , javier@electrica.zzn.com

Grupo de Microelectrónica de la Universidad Nacional - GMUN

Universidad Nacional de Colombia Ciudad Universitaria – Cra. 30, Calle 45 – Bogotá - Colombia

Resumen - Se describe el diseño y simulación de un par de Modems FSK y PSK, cuyo bloque fundamental es un PLL del tipo Charge Pump que utiliza un VCO a partir de un oscilador de anillo, implementados con la tecnología CNM25.

Modem FSK La modulación FSK es una función sencilla a la hora de implementarse. Existe un oscilador que proporciona una frecuencia determinada. Esta señal al no ser simétrica, requiere la incorporación de un primer divisor de frecuencia, para que sí lo sea. Enseguida se deriva a otro divisor de frecuencia, para con ello tener a su salida una frecuencia sub-múltiplo de la original. Estas dos señales son entonces enviadas a un módulo selector de frecuencia, que decidirá, según un pulso digital (0 ó 1) que le es aplicado, cual frecuencia pasará. La idea se plasma gráficamente en la Figura 1. Fig. 1. Modulador FSK

Cuando en la entrada hay un “1”, el interruptor superior está en ON y el inferior en OFF (ambos son mutuamente excluyentes), permitiendo a la salida la frecuencia ALTA. Cuando en la entrada hay un “0”, el interruptor de arriba está en OFF y el inferior en ON, obteniendo en la salida del sistema la señal con la frecuencia BAJA.

OSCILADOR CONTROLADO POR TENSIÓN (VCO)

Un oscilador controlado por tensión posee como plataforma funcional a un oscilador básico, denominado de anillo. Este se forma mediante la conexión de un número impar de inversores formando un lazo En general, un anillo con N inversores oscilará con un periodo de 2Ntp y frecuencia 1/2Ntp . Ahora que se entiende que la frecuencia de oscilación en un anillo está determinada por el retardo de cada inversor, se puede tener dominio sobre ésta variando el retardo de cada etapa inversora. Una forma de hacerlo es colocando un MOSFET en serie con cada inversor (ver figura 2). El MOSFET actúa como una resistencia controlada por tensión, y varía la constante de tiempo RC de cada etapa, donde C es la capacitancia parásita de entrada de un inversor.

OSCILADOR

DIVISOR DE FRECUENCIA

SELECTOR DE FRECUENCIA

ENTRADA BINARIA

DIVISOR DE FRECUENCIA

Figura 2. MOSFET entre dos etapas

inversoras actuando como resistencia controlada por tensión.

Con lo anterior, se llega a la elaboración de un oscilador controlado por tensión (VCO) constituido por quince (15) etapas inversoras. Tal desarrollo a nivel de compuertas se muestra en la figura 3.

Figura 3. VCO a nivel de compuertas.

En un comienzo se había diseñado este oscilador con tan solo siete etapas inversoras, logrando así una frecuencia muy alta (del orden de los Giga-Hertz). Debido a la tecnología utilizada (CNM de 2.5 micras), los transistores ofrecen retardos considerables a estas frecuencias, existiendo como solución, modificaciones exageradas en las geometrías de los mismos. Como no es viable este procedimiento, y como no se pretende incursionar en la transmisión de datos por micro ondas, se decidió trabajar a una

frecuencia más baja. Para ello se implementó un número mayor de etapas: quince en total. Así se llega a un rango de frecuencias de 210KHz a 4MHz, que se consideró óptimo para este desarrollo. La figura 4 enseña el mismo VCO de la figura 3, pero a nivel de transistores.

Figura 4. Oscilador Controlado por Tensión (VCO) a nivel de transistores.

El circuito es alimentado con 5V. La figura 5 corresponde a su simulación SPICE.

Figura 5. Simulación del VCO

implementado. En la figura 5 se observa la rampa de tensión de entrada y la señal de salida. Obsérvese que a mayor tensión de entrada, menor es la frecuencia de salida. De la simulación se obtuvieron los siguientes datos de funcionamiento del VCO: ??A cero (0) voltios de entrada, la

frecuencia de salida es de aproximadamente 3.9286MHz.

??Y a la tensión máxima que tolera el dispositivo (antes que se sature) que es de 1.8V, la frecuencia de salida es de 210.53 KHz.

Para el caso del modulador, se utilizó un VCO con una tensión fija de entrada, y con ello lograr una frecuencia estable de 1250 Hz. Vale la pena decir que a la salida del VCO se instaló un limitador para obtener una onda cuadrada, como se ve en la figura 5. En la figura 6 se plasma el layout definitivo de este elemento.

DIVISOR DE FRECUENCIA Este es un flip-flop tipo D con su salida Q conectada a su línea de entrada, formando un lazo cerrado.

Figura 6. Layout definitivo del VCO.

Se utilizó un Flip Flop D Maestro Esclavo, sensible a los flancos de bajada. La topología del divisor de frecuencia (flip-flop D retroalimentado) empleado como bloque constitutivo de los moduladores, se indica en la figura 7. (A nivel de compuertas).

Figura 7. Divisor de frecuencia a nivel de

compuertas. A continuación, en la figura 8, se muestra la configuración transistorizada del circuito.

Figura 8. Configuración transistorizada

del divisor de frecuencia.

Su simulación correspondiente se muestra en la figura 9, y su layout, en la figura 10.

Figura 9. Simulación del divisor de

frecuencia. De la anterior figura se resalta que la línea azul corresponde a la señal de entrada y la roja a la de salida, notándose el hecho de que por cada dos cambios de estado de la primera ocurre uno solo en la segunda (división de la frecuencia entre dos). Como a la entrada se tiene la señal del oscilador con 1250KHz, entonces a la salida se halla una con 625KHz.

Figura 10. Layout del divisor de

frecuencia.

SELECTOR DE FRECUENCIA Su implementación consiste en un par de compuertas de transmisión acopladas como lo sugiere la figura 1, de tal manera que cuando una esté en ON, la otra está en OFF y viceversa

En la figura 11 su esquemático a nivel de transistores y en la 12 su layout definitivo.

Figura 11. Esquemático del selector de

frecuencia.

Figura 12. Layout del selector de

frecuencia. Cuando en la entrada de datos hay un “1”, la compuerta de transmisión superior conduce (por lo mismo la inferior está inhibida) dejando “pasar” la frecuencia alta (1250KHz) a la salida. Por otro lado, cuando en la entrada de datos hay un “0”, la compuerta inferior es ahora la que conduce (se inhibe la conducción de la superior), permitiendo encontrar a la salida la frecuencia baja (625KHz). Ya, en este momento, se tiene un modulador FSK listo para actuar. En la figura 13 se muestra su esquema completo y en la 14 su simulación correspondiente.

Figura 13. Esquema completo del modulador FSK.

Figura 14. Simulación del modulador

FSK.

DEMODULADOR FSK La topología seleccionada es la que hace uso de un PLL como elemento constitutivo. La demodulación consiste en detectar cuándo el PLL está enganchado y cuándo no. Las razones por las cuales se decidió recurrir a esta estructura, fueron básicamente dos: 1. Ésta es predominantemente digital, y

por esto, más familiar su desarrollo. 2. Aunque el PLL es un dispositivo

crítico, una vez diseñado, simulado y funcionando correctamente, servirá como “cimiento” para el demodulador PSK.

Cuando la señal de entrada se encuentra a 1250KHz, efectivamente el PLL está enganchado, y bajo un proceso comparativo, el detector de enganche traducirá esta situación en un “1” lógico. Por otra parte, a 625KHz de frecuencia de entrada, el PLL estará desenganchado y el mismo detector convertirá esta realidad en un “0” lógico. La figura 15 muestra el diagrama de bloques del demodulador FSK. Podrá notarse que su arquitectura es la misma que la de un PLL general, pero aquí no se requiere el bloque amplificador y se le adicionan dos más: un detector de enganche y un divisor de frecuencia. Resáltese que el detector de enganche sale del interior del comparador de fase.

PLL, LAZO AMARRADOR DE FASE (Phase Locked Loop)

Los lazos amarradores de fase (PLLs) son bloques híbridos ampliamente utilizados

en sistemas análogos y digitales. Entre sus aplicaciones sobresalen las siguientes: demodulación de frecuencia,

decodificación de tonos, multiplicación de frecuencia, acondicionamiento de

señales y conversión de tensión a frecuencia.

Figura 4.26. Demodulador FSK.

ARQUITECTURA BÁSICA Ésta se ve en la figura 16. Un PLL por lo general consiste de un detector de fase, un filtro pasa-bajas, una etapa de ganancia, y un oscilador controlado por voltaje (VCO), configurando un lazo retroalimentado. El detector de fase es un circuito que normalmente posee una tensión de salida cuyo valor es proporcional a la diferencia de frecuencia entre la señal de entrada y la señal de salida del VCO.

Figura 16. Arquitectura básica de un PLL. El filtro pasa-bajas es usado para extraer un valor de señal a la salida del detector de fase. Este valor es amplificado y utilizado para manejar el VCO. En muchos PLLs, el filtro pasa bajas es de primer o segundo orden. La manera

Vin

COMPARADOR DE FASE

FILTRO PASA BAJA

DETECTOR DE ENGANCHE

LIMITADOR

SALIDA BINARIA

DOS F.CIAS DE ENTRADA(1250 Y 625Hz)

Vvco

DIVISOR DE FRECUENCIA

VCO

más fácil de implementar este filtro es mediante un circuito RC. De cualquier manera, lo recomendado es poseer un filtro de primer orden con un polo a bajas frecuencias y un cero a altas frecuencias. Hay muchas posibilidades para el detector de fase, una sencilla compuerta exclusive OR, un multiplicador análogo, una combinación de circuitos digitales tales como flip-flops tipo D, o con un circuito especial llamado bomba de carga (Charge Pump). El oscilador controlado por tensión típicamente tiene una salida que es una onda cuadrada o una señal sinusoidal. Normalmente, la amplitud de la señal de entrada será conocida, dado que su valor puede afectar el comportamiento dinámico del lazo dependiendo del detector de fase escogido. Cuando la amplitud de la señal de entrada es desconocida, se realiza una conversión digital de esta.

OPERACIÓN BÁSICA En condiciones normales, sin señal de entrada, las tensiones de salida del comparador de fase y del filtro pasa bajas son iguales a cero y el VCO oscila a una determinada frecuencia; esta frecuencia se denomina frecuencia central o libre. (Remitirse a la Figura 16). Cuando se aplica una señal de entrada, Vin, el comparador de fase confronta la frecuencia de esta última con la del VCO y genera una tensión de salida que es proporcional a la diferencia de frecuencia entre las dos señales. Esta tensión se denomina tensión de error y controla, a través del filtro, la frecuencia del VCO. Como consecuencia de la existencia de una tensión de error, se inicia un proceso de captura que tiene por objeto enganchar la frecuencia del VCO con la de la señal de entrada, es decir, hacerlas iguales. Para que esto suceda, la

frecuencia de la señal de entrada debe estar dentro del rango de captura del PLL. El rango de captura es una banda de frecuencias alrededor de la frecuencia central del VCO dentro de la cual el PLL puede engancharse con una señal de entrada. Una vez enganchado un PLL, la frecuencia del VCO será idéntica a la señal de entrada y la tensión de error será igual a cero. Si por alguna circunstancia, la frecuencia de entrada cambia, el VCO variará automáticamente su frecuencia hasta conseguir el enganche. Esto será posible mientras la nueva frecuencia se mantenga dentro del rango de enganche del PLL. Si la frecuencia de entrada es lo suficientemente alta, que supera el rango de enganche del PLL, entonces el comparador de fase producirá una tensión de salida diferente de cero. Un PLL posee un intervalo de enganche (en Hz) fuera del cual es imposible que la frecuencia a la salida del VCO iguale a la de entrada. Para el PLL implementado, se estableció un rango (aproximadamente 300KHz por encima y por debajo de la frecuencia central del VCO que está alrededor de 1MHz) en donde el circuito permanece desenganchado, si la frecuencia de entrada está por encima del valor máximo de este intervalo o está por debajo del valor mínimo del mismo. Particularmente, se configuró el sistema para que esté enganchado a los 1250KHz y desenganchado a los 625KHz. A continuación se hará un análisis más profundo.

COMPARADOR DE FASE Y FILTRO PASA BAJA

Se implementó el comparador de fase del tipo bomba de carga (charge pump) que a su vez se divide en: Un detector de fase secuencial y un arreglo de fuentes de corriente tal y como se representa en la figura 17. Este comparador de fase inyecta, sustrae o deja intacta a la carga

almacenada dentro del capacitor en el filtro pasa bajo (FPB), dependiendo de la salida del detector de fase secuencial.

Figura 17. Detector de fase bomba de carga (charge pump) y filtro pasa baja.

El detector de fase secuencial es un circuito lógico que genera dos salidas, Vu

y VD, dependiendo de sus entradas, Vin y Vvco. Estas son señales digitales de la entrada del PLL y del VCO respectivamente. Si Vin está en “1” primero que Vvco, entonces Vu estará en “1” durante el tiempo que las señales sean diferentes. Entonces S1 se cierra dejando pasar corriente hacia el filtro inyectándole carga, apareciendo más tensión en la entrada del VCO disminuyendo su frecuencia de salida. Similarmente, si Vvco está en “1” antes que Vin, entonces VD estará en “1” durante el tiempo que las dos señales sean diferentes, S2 se cerrará y carga será sustraída del filtro, lo que decrementa la tensión de entrada al VCO, aumentando su frecuencia de salida. Cuando las dos señales coinciden (juntas en “1”), idealmente ambos, Vu y VD, estarán siempre en cero, los interruptores S1 y S2 abiertos y a la entrada del VCO aparece una tensión de dc constante. La anterior descripción se sustenta con las formas de onda mostradas en la figura 18.

Figura 18. Formas de onda en las entradas

y salidas de un detector de fase secuencial.

DETECTOR DE FASE SECUENCIAL De las múltiples maneras para realizar este detector, en este proyecto se optó por realizar la que se esquematiza, a nivel de compuertas, en la figura 19. Una observación pertinente acerca de este circuito es: Aparecen dos compuertas NAND con sus salidas negadas, lo que por lógica hace que cada cual se comporte como una AND. La razón por la cual se insiste en dada topología, es que a la hora de implementarla a nivel de transistores MOS complementarios (figura 20) , ésta es la única manera de obtener la operación AND.

Figura 19. Detector de fase secuencial a

nivel de compuertas.

VDD

DETECTOR

DE FASE

SECUEN-CIAL

Vin

Vvco

Vpb

V

V

S

S

AL DETECTOR DE ENGANCHE

Figura 20. Detector de fase secuencial a nivel de transistores.

ARREGLO DE FUENTES DE

CORRIENTE E INTERRUPTORES

Esta sección es la que le da forma a la bomba de carga propiamente dicha. Consiste en una disposición conveniente de espejos de corriente y MOSFET funcionando como interruptores controlados por compuerta (gate). Su esquema se entrega en la figura 21.

Figura 21. Arreglo de fuentes de

corriente, interruptores MOS y filtro pasa baja.

FILTRO PASA BAJA

Acerca de este bloque se establece que su implementación se logra con un par de transistores complementarios de considerable longitud, L. Su configuración es la de una típica referencia de tensión MOS. Es en este lugar en donde se realiza una especie de conversión digital-análoga, ya que después de los interruptores (sin filtro) se obtienen pulsos (remitirse a la figura 18); como el VCO no realizará correctamente su función si a su entrada le llegan pulsos, entonces es necesario traducirlos en una gama de valores continuos. Las formas de onda de la señales Vu y VD, junto con sus reacciones después de los interruptores MOS con el filtro conectado, se muestran en la figura 22.

Figura 22. Formas de onda VD y Vu y sus implicaciones en el filtro pasa baja.

Cuando el pulso Vu aparece (línea roja de la gráfica inferior), la bomba de carga empieza a suministrar tensión al VCO (línea verde de la gráfica superior). Por otra parte, cuando surge el pulso VD se

nota como la bomba deja de suministrar tensión al VCO. La línea roja de la gráfica superior (Fig. 22), es una señal a escala de la tensión que va al VCO. Lo que se busca con ella es no saturar al oscilador; por ello ésta no supera los 2V. En la figura 23 se muestra el layout del comparador de fase completo. Obsérvense las grandes regiones a la derecha, que corresponden a los transistores de gran L que forman el filtro pasa bajo.

Figura 23. Layout del comparador de fase completo.

DETECTOR DE ENGANCHE Este es una compuerta lógica NOR de dos entradas seguida de una serie de inversores que modificados adecuadamente en su geometría, actúan como filtro pasa baja. El detector se conectada justo a la salida del detector de fase secuencial. Lo anterior se enseña en la figura 24.

El único caso en que una compuerta NOR es capaz de proporcionar un “1” en su salida, es cuando sus dos entradas están en “0”. De la explicación realizada acerca del detector de fase secuencial, se sabe que en sus salidas existe “0” si las señales de entrada a este bloque, coinciden; las dos señales de entrada coinciden únicamente cuando están en fase. Así es como se realiza el proceso de demodulación. Falta comentar, que la señal binaria de salida es fortalecida con la utilización de buffers. Las figura 25 muestra el comportamiento del demodulador cuando en su entrada se tiene la señal de 625KHz. Existe un “1” en su salida porque pasó por una etapa inversora. Nótese que también aparecen las señales Vin y Vvco prácticamente desenganchadas.

Figura 25. Demodulador FSK a 625KHz.

Figura 24. Presencia del detector de enganche.

En la figura 26 se muestra el comportamiento del demodulador a 1250KHz. Obsérvese que ahora la salida está en cero lógico (contraria al caso anterior), y las señales Vin y Vvco casi superpuestas en su totalidad (enganchadas).

Figura 26. Demodulador FSK a

1250KHz.

MODULADOR PSK Su funcionamiento parte de la filosofía del modulador anterior. Nuevamente, se establece un oscilador a frecuencia fija (2.5MHz). Otra vez se tiene una señal asimétrica que requiere el paso a través de un divisor de frecuencia, para así, volverla una cuadrada (para que el tiempo en “bajo” sea el mismo tiempo en “alto”). En lugar de utilizar un segundo divisor de frecuencia, se usa un inversor; este le proporciona un desfase a la señal de entrada de exactamente 180°. Con ello ya se tienen las dos señales portadoras listas a ser enviadas por el medio analógico según el patrón de 0s y 1s de la señal digital. Un diagrama de bloques del modulador se muestra en la figura 27.

DETECTOR DE FASE SECUENCIAL

C

R

DETECTOR DE ENGANCHE

FPB

Figura 27. Diagrama de bloques de un modulador PSK.

Nuevamente la señal digital de entrada se aplica a un módulo selector (el mismo del modulador FSK. Figura 11), pero ahora de fase. Cuando la entrada digital está en 1, un interruptor está cerrado y el otro necesariamente abierto, dejando pasar la señal oscilante con una fase determinada. Cuando se tiene un 0, el interruptor que antes estaba cerrado se abre y el que se encontraba abierto se cierra, obteniendo a la salida la señal variante en el tiempo, pero con 180° de desfase respecto a la primera. Como lo anterior describe el funcionamiento del modulador, queda observar su implementación. El esquema en transistores del modulador se entrega en la figura 28. Así mismo, en la figura 29 se muestra el layout correspondiente al mismo circuito y en la figura 30 su simulación.

Figura 29. Layout del modulador PSK.

Figura 28. Esquema, en transistores, del modulador PSK.

OSCILA-DOR

INVER-SOR DIGI-TAL

SELECTOR DE FASE

Figura 30. Simulación del modulador

PSK.

Detállese como en aproximadamente 4? S aparece un cambio de fase en la señal oscilante, gracias a un cambio de estado en la señal digital. Lo mismo ocurre en aproximadamente 11, 13 y 18? S.

DEMODULADOR PSK

Aprovechando el PLL diseñado, y en especial su cualidad como seguidor de fase en su estado de enganche, se implementa el demodulador PSK. Para que funcione, se le agrega un periférico al demodulador FSK: Un flip-flop D con su salida Q conectada a su línea de entrada D. Este flip-flop se coloca justo después del detector de enganche en la estructura del demodulador FSK, además, se modifica la geometría de los transistores que intervienen en el circuito de detección para hacerlo más sensible a los

cambios de fase. La figura 31 muestra su diagrama de bloques. Se trabaja el sistema a la frecuencia de 1250KHz, lo que garantiza que siempre va a estar enganchado; sin embargo, cada vez que ocurre un cambio de fase, se produce una señal a la salida del detector de enganche que dura unos pocos micro-segundos: Los que tarda el sistema en volverse a enganchar, porque total, la frecuencia no ha cambiado. Esa señal que tarda tan poco tiempo, es suficiente para hacer cambiar el estado del flip-flop. De esta manera se logra cuantificar en forma de 0s y 1s (los cambios de estado a la salida del flip-flop), de acuerdo a cambios en la fase percibidos por el sistema. Para entender con más profundidad el funcionamiento, es conveniente tener en mente los siguientes aspectos: ??De la figura 17 se nota que las

conexiones al detector de enganche salen del detector secuencial.

??Las dos salidas del detector secuencial se denominaron Vu y VD.

?? La representación de este último detector se mostró en la figura 19.

Cuando el PLL se encuentra enganchado, las dos salidas del detector secuencial están en “0”; entonces se obliga a que el detector de enganche (que es una compuerta NOR de dos entradas, seguida de un filtro pasa bajas), tenga en su salida un “1”. Cuando entra la nueva señal, que posee igual frecuencia pero con 180° de desfase, el PLL se desengancha durante un corto tiempo, tiempo que tarda la señal Vvco en igualar Vin. Lo anterior es cierto porque no se ha violado el intervalo de enganche del PLL (se decidió trabajar con una frecuencia de 1250Hz). Esto hace que el detector de enganche cambie su salida a “0” por el mismo tiempo.

Figura 31. Demodulador PSK.

Esta transición de “0” a “1” (que se conecta a la entrada de clock del flip-flop) es la que produce su cambio de estado. Se recuerda que es un flip-flop sensible a los flancos de bajada, únicamente. Como el sistema no es perfecto, la mejor condición de enganche hace que no se tenga cero lógico constante en las entradas de la compuerta NOR. Lo que en verdad ocurre es la aparición de pulsos muy estrechos gracias a los instantes en donde la señales Vvco y Vin son diferentes (ver figura 18). Por lo anterior, el detector de enganche no ofrece un uno constante a su salida, como es lo esperado cuando se está en esta condición (enganche). En su lugar aparecen pulsos de bajada cada vez que la compuerta NOR percibe un pulso de subida en cualquiera de sus entradas. Entonces hay que buscar la manera de atenuar la presencia de aquellos pulsos de bajada y lograr a la salida de la NOR el uno lógico constante que cuantifica el enganche. Una manera efectiva de disminuir la presencia de los pulsos es con la ayuda de una cadena par de inversores.

Se usan inversores para aprovechar el retardo que éstos ofrecen, y pares para robustecer la señal (invertir lo invertido, para mejorar las condiciones de la señal). El diseñador puede gobernar el retardo de un inversor gracias a que puede intervenir directamente su geometría. Las siguientes gráficas se encargan de aclarar lo anteriormente expuesto.

Figura 32. Señales de entrada y salida en el detector de enganche (evidenciando

enganche).

COMPARADOR DE FASE (CHARGE PUMP )

FILTRO PASA BAJA

DETECTOR DE ENGANCHE

FLIP-FLOP D

SALIDA BINARIA

UNA F.CIA DE ENTRADA(1250 KHz) CON DOS POSIBLES FASES.

Vin

Vvco

DIVISOR DE FRECUENCIA

VCO

La figura 32 muestra, de arriba hacia abajo: pulsos en una de las entradas del detector de enganche, pulsos en la segunda entrada del mismo detector y finalmente su salida. Nótese como el “1” lógico de salida no es afectado por los estrechos pulsos de entrada gracias a la cadena de inversores.

Figura 33. Señales de entrada y salida del

detector de enganche (evidenciando desenganche).

La anterior figura sigue el mismo orden de la 32. Obsérvese que en la condición de desenganche, los pulsos de entrada se ensanchan y la salida cambia de estado (de “1” a “0”). Esta circunstancia duró aproximadamente 2? S y nuevamente el sistema regresó a la situación inicial.

Figura 34. Salida del detector y salida del

flip-flop.

Finalmente la figura 34 enseña ( de arriba hacia abajo), la señal de salida del detector (la misma que entra al flip-flop) y la de salida del flip-flop. Mírese que este último, sólo es sensible a los flancos de bajada. El esquema del conjunto (demodulador completo) se encuentra en la figura 35 y su simulación en la 36. El esquema del conjunto (demodulador

completo) se encuentra en la figura 35 y

su simulación en la 36.

Figura 35. Esquema del demodulador PSK.

Figura 36. Simulación del demodulador

PSK. La línea roja corresponde a la señal de entrada al demodulador (más exactamente, al PLL ) después de un proceso de digitalización; la verde es la señal proveniente del VCO que también se inserta al PLL. Nótese que antes de 4? S las dos señales anteriores se encuentran casi superpuestas (PLL enganchado) y a la salida se tiene un 1 lógico. Cuando la señal de entrada cambia de fase, se puede notar que la del VCO la alcanza después de, aproximadamente, 2 ? S de ocurrido el desenganche. Este instante en que las dos señales permanecen desenganchadas, genera el pulso de entrada al flip-flop, que produce a su salida el cambio de estado; por ello, la salida estará en 0 lógico. El flip-flop recibirá otro pulso cuando ocurra otro cambio de fase en la señal de entrada.

CONCLUSIONES

En la realización de los circuitos a nivel Layout se pudo observar que el rendimiento de estos depende de la disposición y su diseño es una tarea crítica que requiere una cierta cantidad de precaución. Es importante destacar algunas consideraciones que se tuvieron en cuenta con relación a ello:

Utilizar transistores con la misma orientación (y preferiblemente todos en una celda).

Minimizar el área de contacto de la fuente o el drenador apilando transistores (para reducir la capacidad parásita de substrato).

Utilizar caminos de baja resistividad (metal y no polisilicio) cuando hay que conducir una corriente (para evitar caídas de tensión parásitas).

Proteger nodos críticos (para evitar inyección de ruido no deseada).

Las dos primeras pautas encuentran una aplicación práctica en la anteriormente mencionada técnica de disposición completamente apilada la cual elimina en gran parte el fenómeno de “latch up”. El primer paso de esta aproximación es la elección de la geometría del transistor de forma que se consiga obtener una disposición apropiada. En cualquier celda analógica, el tamaño de determinados transistores críticos influye en el rendimiento. Para los otros transistores (aplicaciones digitales), los tamaños no son

especialmente críticos. Así es factible cambiar, dentro de los límites, el tamaño de esos transistores no determinantes para obtener una buena disposición. Lo que es lo mismo, es posible alargar o acortar el ancho de un transistor para apilarlo con otros transistores de la celda en una configuración completamente apilada. En este caso, obtenemos los beneficios provenientes de la reducción de parasitismos. Y aún más, es más fácil acoplar y respetar las simetrías eléctricas

Utilizar el PLL como base para el diseño de los demoduladores trae un inconveniente. Los tiempos de retardo en la obtención de la señal digital demodulada; este fenómeno tiene su explicación en el tiempo mínimo que necesita el PLL para muestrear y detectar un cambio en la frecuencia y fase de la señal modulada. Dado que el funcionamiento del demodulador PSK se basa en perturbar la condición de enganche constante del PLL (porque funciona a 1250Hz y esta frecuencia está dentro del rango de enganche del dispositivo), su respuesta es más rápida que la del FSK. Los transistores involucrados en la detección, dependen sensiblemente de sus dimensiones geométricas. Teniendo en cuenta este hecho se modificaron los L de los inversores de esta celda, obteniendo retardos significativos, para lograr un filtrado de frecuencias altas que en su momento eran indeseables. Es importante destacar que SPICE presenta problemas de convergencia en algunas simulaciones. Específicamente en el VCO. Este es

un dispositivo que al ser implementado con un anillo de inversores, requiere de un punto de operación inicial, puesto que de no tenerlo se presentarían estados indefinidos en todos y cada uno de los nodos implicados en el circuito. Una forma de manejar esta situación es a través de condensadores; como el oscilador tiene capacitancias parásitas (consecuencias de su construcción) se vale de ellas para fijar dichas condiciones iniciales.

LAYOUTS DEFINITIVOS

Módem FSK

Módem PSK

BIBLIOGRAFÍA

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