1

集積回路用高耐圧デバイス（EDMOS

or LDMOS）の異常特性とSOAの拡張

群馬大学

松田順一

平成２６年度 集積回路設計技術・次世代集積回路工学特論資料

（公開講座：2014年6月19日）

改訂2：2017年11月26日

2

概要

1. 集積用回路用高耐圧デバイス構造 DMOS,EDMOS or LDMOS

2. pn接合の耐圧と臨界電界

3. ドリフト層の特性抵抗と耐圧 理想的（従来型）ドリフト層の特性抵抗と耐圧

電荷結合型ドリフト層の特性抵抗と耐圧

EDMOSドリフト層の特性抵抗と耐圧ドリフト領域のRESURF

特性抵抗と耐圧のトレードオフ

4. EDMOSの異常Ids-Vds特性 Current Expansion (Kirk効果)

5. LDMOSのSOA拡張事例2, 3の参考文献 B. Jayant Baliga, “Fundamentals of Power Semiconductor Devices,”

Springer Science + Business Media, 2008.

3

高耐圧デバイス構造（DMOS,EDMOS,LDMOS）

Drain

Source Gate Source

n

n

nnn

nn n

DMOS

LDMOS

Drain

sub-pn

drift-n

p

p

p

p

Source Gate

DrainSource Gate DrainSource Gate

up-Pick up-Pick up-Pick

up-Pick up-Pick

body-p

body-p

tub-n

well-n

drift-n

sub-p

drift-n

oxide Field

EDMOS

EDMOS or LDMOS

body-p

p

body-p

DMOS (Double Diffused MOS), EDMOS (Extended Drain MOS), LDMOS (Lateral Double Diffused MOS)

oxide Field

oxide Gate

4

空乏層内電子正孔対発生

電子： の距離走行中に 個の電子正孔対発生

dxp

dxndx

p

正孔： の距離走行中に 個の電子正孔対発生

n

dx

735108.1)( ESiF

電子のインパクト・イオン化係数

正孔のインパクト・イオン化係数

)V/cm(EFulop’s approximation

pn＋ －dxnp

xx0 W

空乏層

dxp

p-ドリフト領域

AN

5

電子正孔対の発生数

ｐｎ接合からの距離 で発生した単一の電子正孔対から生み出される空乏層内の電子正孔対の全数→ ：増倍係数

x

)(xM

W

xp

x

n dxxMdxxMxM )()(1)(0

x

pn dxMxM0

exp)0()(

空乏層端（ｐｎ接合）における電子正孔対の全数:)0(M

1

0 0exp1)0(

W x

pnp dxdxM

6

アバランシェ破壊条件

1exp0 0

W x

pnp dxdx

)(xMアバランシェ破壊条件：

pn

W

dx 　　ここで10

W x

pnp

x

pn

dxdx

dx

xM

0 0

0

exp1

exp

)(

増倍係数 )(xM

7

階段接合ダイオード耐圧（平行平板型(n+-p)接合）

0x

W

n paV AN

空乏層

ｘにおける電界

ｘにおける電圧

空乏層幅Wと印加電圧Vaの関係

臨界時の空乏層幅WC,L（Si）

xWqN

xES

A

)(

22

)( WxqN

xVS

A

21

2

A

aS

qN

VW

8710

, 106.2 APPC NW

4313102.5 APP NBV

耐圧（アバランシェ破壊）BVPP,L （Si）)cm(

)V(

(cm)

3

,

A

PP

PPC

N

BV

W

8

耐圧と空乏層幅のドーピング密度依存性－階段型接合(n+-p) －

9

臨界電界とドーピング密度との関係－階段型接合－

813100.4 AC NE

10

線型傾斜接合ダイオード耐圧

0

qGxx )(

22

2)( xW

qGxE

S

326)(

323 WxWxqGxV

S

31

2

3

qG

VW aS

1575

, 109.8 GW LC

x 傾斜定数:GWW

n p線形傾斜電荷密度

ｘにおける電界

ｘにおける電圧

aV

片側空乏層幅Wと印加電圧Vaの関係

ブレークダウン電圧（耐圧）：線型傾斜型接合＞階段型接合

臨界時の空乏層幅WC,L（=2W） （Si）

空乏層

)cm(

)V(

(cm)

4

,

,

G

BV

W

LPP

LC

529

, 101.9 GBV LPP

耐圧BVPP,L （Si）

11

空乏層広がり⇒低バイアス：線型傾斜領域⇒高バイアス：均一ドーピング領域

拡散接合ダイオード

x

x

x

ドーピング密度（対数）

ドーピング密度（線型）

電界ブレークダウン電圧

拡散接合型＞階段接合型（∵拡散側でも電圧支持）

線型傾斜領域 均一ドーピング領域

12

拡散層端に於ける電界集中

浅い拡散

深い拡散

N

N

P

P

電界集中⇒強

電界集中⇒弱

13

円柱型接合の断面

n

p

jr

dr

r

dr

空乏層端

接合端

）（最大電界

　

j

d

S

A

S

A

rr

r

rrqNrE

qNrE

dr

d

r

:

2)(

1

22

ポアソンの式（円柱座標）

14

• 円柱型接合と平行平板型接合の最大電界比

• 電位分布

円柱型接合の電界と電位分布

d

S

APPM

jd

j

d

S

ACYLM

rqN

E

rrr

rqNE

,

2

, )(2

≫　　

j

d

PPM

CYLM

r

r

E

E

2,

,

j

d

j

S

A

r

rr

rrqNrV ln

22)( 2

22

PPMCYLMjd EErr ,, ≫≫

15

円柱型接合における電界の近似

r

rqNrE

r

rrqNrE

d

S

A

d

S

A

2

22

2)(

2)(

近似式：

正確式：

接合

近似式

正確式

dj rr 1.0

高電界領域： 近似式⇒正確式

16

円柱型接合の臨界電界

• 近似電界を用いてアバランシェ破壊条件計算

• 臨界電界71

35

,,

103.3

j

CYLCCYLMr

EE

r

rqNEEdr d

S

A

rj

2735

2 , 108.1 ,1

71

35

6

2

108.1

6

2

j

d

S

AC

rr

qNK

17

臨界電界・ブレークダウン電圧の比較－円柱型/平行平板型－

• 臨界電界の比

• ブレークダウン電圧の比

71

,

,

,

4

3

j

PPC

PPC

CYLC

r

W

E

EPPCCYLC EE ,,

低ドープ領域のドーピング密度が同じ場合

76

,

78

,

76

,

2

,

21ln22

1

PPC

j

j

PPC

PPC

j

PPC

j

PP

CYL

W

r

r

W

W

r

W

r

BV

BV

jPPC rW ≫但し、 ,

18

球型接合の断面

n

p

jr

dr

r

dr

空乏層端

接合端

）（最大電界

　

j

d

S

A

S

A

rr

r

rrqNrE

qNEr

dr

d

r

:

3)(

1

2

33

2

2

ポアソンの式（球座標）

19

• 球型接合と円柱型接合の最大電界比

• 電位分布

球型接合の電界と電位分布

)( 2

)(3

2

,

2

3

,

jd

j

d

S

ACYLM

jd

j

d

S

ASPM

rrr

rqNE

rrr

rqNE

≫　

≫　　

j

d

CYLM

SPM

r

r

E

E

3

2

,

,

rrr

rrqNrV

j

d

j

S

A 11

23)( 3

22

CYLMSPMjd EErr ,, ≫≫

20

球型接合における電界の近似

2

3

2

33

3)(

3)(

r

rqNrE

r

rrqNrE

d

S

A

d

S

A

近似式：

正確式：

dj rr 1.0

接合

近似式正確式

高電界領域： 近似式⇒正確式

21

球型接合の臨界電界

• 近似電界を用いてアバランシェ破壊条件計算

• 臨界電界71

35

,,

102.7

j

SPCSPMr

EE

2

3735

3 , 108.1 ,1

r

rqNEEdr d

S

A

rj

71

35

13

3

108.1

13

3

j

d

S

AS

rr

qNK

22

臨界電界・ブレークダウン電圧の比較－球型/平行平板型－

• 臨界電界の比

• ブレークダウン電圧の比

71

,

,

,

8

13

j

PPC

PPC

SPM

r

W

E

EPPCSPC EE ,,

低ドープ領域のドーピング密度が同じ場合

32713

,

3

,

76

,

2

,

314.2

PPC

j

PPC

j

PPC

j

PPC

j

PP

SP

W

r

W

r

W

r

W

r

BV

BV

jPPC rW ≫但し、 ,

23

規格化されたブレークダウン電圧－円柱型と球型接合－

ブレークダウン電圧 円柱型接合＞球型接合コーナー部での耐圧の増大化（球型→円柱型接合耐圧）⇒コーナー部の半径：Wc,ppの2倍

円柱型接合

PPCYL BVBV

球型接合

PPSP BVBV

24

理想的（従来型）ドリフト領域と電界分布

ドリフト層

アノード

カソード

DR

xWqN

E D

s

D

ECE電界

ブレークダウン時空乏層広がり＝ドリフト長

0

DW

DN

臨界電界:CEN+基板x

25

理想的ドリフト領域最適電荷密度と特性抵抗

• ドリフト領域最適電荷密度

– 臨界電界（縦方向）時の電束密度

• 単位面積当たりのドリフト領域抵抗（特性抵抗）

CsDDopt EWqNQ

212

14

-3155

cm102dose)net (

)(Si F/cm 10854.87.11

)cm101(at cm/V 103

DD

s

DC

WN

NE

の誘電率

Limit) (Si 2

,

optN

D

DN

DDDspD

Q

W

Nq

WWR

ドリフト層の移動度

ドリフト層の抵抗率

n型:

:

N

D

26

理想的ドリフト領域特性抵抗と耐圧

• 臨界電界（縦方向）と耐圧

• 特性抵抗と耐圧との関係

C

DDCE

BVWWEBV

2

2

1 　

3

2

)(,

4

CNs

idealspDE

BVR

DevicesPower for Merit of Figure sBaliga':3

CNs E

27

電荷結合型ショットキー・ダイオード

Nドリフト領域 P電荷結合領域

N+基板

NWPW

p

Nt

ショットキーコンタクト オーミックコンタクト

カソード

トレンチ(縦）方向電界でブレークダウン発生

DN AN

PN

AD

WW

NN

28

電荷結合型ドリフト領域最適電荷密度と特性抵抗

• ドリフト領域最適電荷密度

– 臨界電界（横方向）時の電束密度

• 単位面積当たりのドリフト領域抵抗（特性抵抗）

CsNDopt EWqNQ

optN

N

NDN

N

N

NDspD

Q

pt

WNq

ptpZ

ZW

tR

,

イス幅断面に垂直方向のデバ:Z

29

電荷結合型ドリフト領域特性抵抗と耐圧

• 臨界電界（トレンチ方向）と耐圧

• 特性抵抗と耐圧との関係

C

NCNE

BV tEtBV

2,

CsN

spDE

pBVR

･

3

2

)(,

4

CNs

idealspDE

BVR

cf. 理想的（従来型）ドリフト

30

ED (Extended Drain) MOS

p-基板

n-ドリフト

n+n+p+

ソース ドレインDL

lateralE

verticalE

ゲート

p-ボディNDt

ドリフト領域の電界緩和低濃度: n-ﾄﾞﾘﾌﾄ, p-基板高濃度: p-ﾎﾞﾃﾞｨ

p

（RESURF形成）

31

EDMOSドリフト領域のRESURF(Reduced Surface Field)

n-ドリフト n-ドリフト

lateralX

verticalX

LlateralX

p-基板 p-基板

p-ボディ

縦と横方向電界の相互作用→横方向空乏層拡張→横方向（表面）電界緩和→横方向耐圧増加

AbodyN

AsubN

AsubAbody NN

p-ボディ

参考文献 Alan Hastings, Chapter 12, in The Art of Analog Layout Second Edition, Pearson Education, 2006.

32

EDMOSドリフト領域の最適電荷密度と特性抵抗

• ドリフト領域の最適電荷密度

– 臨界電界（縦方向）時の電束密度

• 単位面積当たりのドリフト領域の抵抗（特性抵抗）

CsNDDopt EtqNQ

optN

D

NDDN

D

ND

DDspD

Q

pL

tNq

pLpZ

Zt

LR

,

イス幅断面に垂直方向のデバ

ドリフト層の厚み

:

:

Z

tND

33

EDMOSドリフト領域特性抵抗と耐圧

• 臨界電界（横方向）と耐圧

• 特性抵抗と耐圧との関係

C

DCDE

BVLELBV

2,

CsN

spDE

pBVR

･ ⇒電荷結合型ショットキー・ダイオードと同じ

34

EDMOS（or LDMOS）耐圧と特性抵抗のﾄﾚｰﾄﾞｵﾌ

35

EDMOSの異常Ids-Vds特性Current Expansion（Kirk効果）

DSV

DSI

GSV

Current Expansion

（Kirk効果発生）

ﾄﾞﾘﾌﾄ領域でのｷｬﾘｱ速度飽和

0

真性ﾄﾗﾝｼﾞｽﾀ飽和動作

36

コレクタ電流増大による電界分布の変化－コレクタ･ドリフト領域内－

コレクタ電流密度Jc： 小 a ⇒ b ⇒ c ⇒ d ⇒ e 大

順方向能動領域

n nC

B

a

np

e

d

c

b

E

電界

n電子注入

0 NW

Kirk効果：コレクタ電流増大→ベース領域拡張→β低下

電界のピーク位置移動 p-n- → n--n+

37

Kirk効果イメージ図－順方向能動領域－

DNn≫(e)

DNn (d)

電子

ｱｸｾﾌﾟﾀ電荷

ﾄﾞﾅｰ電荷

空乏層

DNn≪(a)

DNn (c)

DNn (b)

pn nE

B

C

E

B

C

E

B

C

n

E

B

C

E

B

C

ドリフト層内への電子注入⇒ ドリフト層（空乏層内）の実効電荷の変化

（＋⇒－）

pn n

pn n

pn n

pn n

n

n

n

n

38

p n n

EDMOSにおけるｲﾝﾊﾟｸﾄ･ｲｵﾝ発生と寄生ﾊﾞｲﾎﾟｰﾗ形成

(1) ドレイン近傍でのインパクト・イオン(Kirk効果)発生

正孔

電子

インパクト・イオン化

ドレインソース

ゲート

ｐ＋ピックアップ

p-基板

n-ドリフト

LOCOS

(2) ドリフト層の電導度変調（抵抗低下）

(3) 真性MOSFETのドレイン電圧上昇⇒Current Expansion

(4) 真性MOSFET飽和

(5) 真性MOSFETドレインでのインパクト・イオン化増大

(7) 寄生バイポーラ形成

(8) 寄生バイポーラの電流増大によりブレークダウン（寄生バイポーラのエミッタ電圧＞0.7V）

(1)→(8) 電流増加

真性MOSFET

参考文献 Stefano Poli, et al., “Optimization and Analysis of the Dual

n/p-LDMOS Device,” IEEE Trans. Electron Devices, Vol. 59, No. 3,

pp. 745-753 (2012).

(6) (1)のインパクト・イオン化加速

39

ESD (Electro-Static Discharge)試験方法（１）

HBM (Human Body Model)試験 MM (Machine Model)試験

高電圧電源 高電圧電源DUT

R1 R1R2=1.5kΩ

DUTC=100pF C=200pF

・皮膚抵抗R2を考慮・人体容量Cを考慮

電流

電流

0

0

時間(ns)

時間(ns)

200 600400 200 600400

40

ESD試験方法（２）

誘電帯電法直接帯電法

DUT DUT高電圧電源高電圧電源

放電リレー 放電リレーR1 R1

CDM (Charged Device Model)試験

電流

0 時間(ns)

1 32 4

グランド電極 帯電板

41

TLP (Transmission Line Pulse)試験

AOSC DUT

ﾘｰｸ電流測定

ﾌｨﾙﾀｰ 減衰器R

高電圧同軸線

V

200ns

t

電圧

0 0

破線：ﾘｰｸ電流実線：I-V特性（ｽﾅｯﾌﾟ･ﾊﾞｯｸ）

Iﾘｰｸ電流

印加ﾊﾟﾙｽ電圧 TLP測定結果

破壊

参考 http://www.oeg.co.jp/esd/tlp.html

42

LDMOSのSOA拡張事例（１）

DrainSource

Gate

epip/p

n n

well-n

up-Pick

body-p

p

field-n

oxide Field

n-field → SOA拡張／BVdss低下（Kirk効果抑制／RESURF悪化）

Snapback and safe operating area of LDMOS transistors

Hower, P.L. ; Unitrode Corp., Merrimack, NH, USA ;

Merchant, S. IEDM1999

43

LDMOSのSOA拡張事例（２）SOA improvement by a double RESURF LDMOS technique in a power IC technology

Parthasarathy,V. ; Semiconductor Products Sector, Motorola Inc., Mesa, AZ, USA ;

Khemka, V. ; Zhu, R. ; Bose, A.

空乏化ﾌﾞﾚｰｸ･ﾀﾞｳﾝ発生

電子の流れ

Drain

Source

Gate

NBL

n n

drift-n

up-Pick

body-p

p

p

電流密度低減（Kirk効果抑制）

IEDM2000

oxide Field

44

LDMOSのSOA拡張事例（3）

DrainSource

Gate

NBL

ndrift-nup-Pick body-p

p

--p

ESD耐性： Deep Drain > Shallow Drain

oxide Field

n Deep

n

-p

DrainSource

Gate

NBL

ndrift-nup-Pick body-p

p

--p

oxide Fieldn

-p

A double RESURF LDMOS with drain profile engineering for improved ESD robustness

Parthasarathy,V. ; SmartMOS Technol., Motorola Inc., Mesa, AZ, USA ;

Khemka, V. ; Zhu, R. ; Whitfield, J. ; Bose, A. ; Ida, R.

IEEE Electron Device Letters, VOL. 23,

NO. 4, pp.212-214, APRIL, 2002.

45

LDMOSのSOA拡張事例（4）Klein, N. ; Tower Semiconductor, Migdal Ha''Emek, Israel ;

Levin, S. ; Fleishon, G. ; Levy, S. ; Eyal, A. ; Shapira, S.

Device design tradeoffs for 55v ldmos driver embedded in 0.18 micron platform

2008 IEEE 25th Convention of Electrical & Electronics

Engineers in Israel (Ieeei 2008)

a

・ﾌｨｰﾙﾄﾞ･ﾌﾟﾚｰﾄ長(a)の最適化→STIｿｰｽ側の電界緩和（長過ぎるとﾄﾞﾚｲﾝ側の電界増加）

・ﾄﾞﾚｲﾝn+領域近傍にﾊﾞｯﾌｧ層形成→Kirk効果抑制

電界緩和

DrainSource

Gate

sub-p

n

buffer-nup-Pick body-p

p STIn

Kirk効果抑制drift-n

46

LDMOSのSOA拡張事例（5）

高電界：高ｲﾝﾊﾟｸﾄ･ｲｵﾝ化

DrainSource

Gate

sub-p

n

nwell-HVup-Pick body-p

p STIn

NBL

drift-n

・緩やかなSTI形状→STIｺｰﾅｰ部でｲﾝﾊﾟｸﾄ･ｲｵﾝ化抑制→ﾎｯﾄ･ｷｬﾘｱによる特性劣化抑制

Power LDMOS with novel STI profile for improved Rsp, BVdss, and reliability

Haynie, S. ; Analog Process Integration, Nat. Semicond. Corp, Santa Clara, CA, USA

Gabrys, A. ; Kwon, T. ; Allard, P. ; Strout, J. ; Strachan, A. 22nd International Symposium on Power

Semiconductor Devices & IC‘s (ISPSD)、2010